Микропроцессорное вычислительное устройство

 

Изобретение относится к вычислительной технике и может быть .использовано при построении обрабатывающих блоков из микропроцессорных секций. Цель изобретения - повышение производительности. Устройство содержит регистр команд 1, дешифра- i тор 2 команд, блок 3 формирования адресов микрокоманд, буферную память 7, операционный блок 8, генератор 9 синхроимпульсов, три триггера 10, 11,12, два элемента НЕ 13, 14, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15,16,. два мультиплексора 17,18, дешифратор 19, четыре элемента И 20-23, два элемента ИЛИ 24,25, шифратор 26 приоритета, регистр 27. Указанная совокупность признаков позволяет СЛ достигнуть цели изобретения. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„.SU 1269145 А1 511 4 G 06 F 15/00

1 ! фГ" " (3

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3528304/24-24 (22) 23. 12.82 (46) 07.11.86. Бюл. У 41 (72) А.В. Табашников (53) 681.325(088.8) (56) Авторское свидетельство СССР Ф 746532, кл. G 06 F 15/00, 1978.

Береэенко А.И,, Корягин Л.И., Назарьян А.P. Микропроцессорные комплекты повышенного быстродействия.—

М.: Радио и связь, 1981, с.85, рис 49 а. (54) ИИКРОПРОЦЕССОРНОЕ ВЫЧИСЛИТЕЛЬ-

НОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть испольэовано при построении обрабатывающих блоков из микропроцессорных секций. Цель изобретения — повышение производительности. Устройство содержит регистр команд 1, дешифратор 2 команд, блок 3 формирования адресов микрокоманд, буферную память

7, операционный блок 8, генератор

9 синхроимпульсов, три триггера 10

11,12, два элемента НЕ 13, 14, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15,16,. два мультиплексора 17,18, дешифратор

19, четыре элемента И 20-23, два элемента ИЛИ 24,25, шифратор 26 приоритета, регистр 27. Указанная со-

tO вокупность признаков позволяет достигнуть цели изобретения. 3 ил.

1269145

Изобретение относится к вычислительной технике и может быть использовано при построении обрабатывающих блоков из микропроцессорных секций, Цель изобретения — повышение производительности, На фиг,1 представлена структурная схема устройства; на фиг.2 — формат команды; на фиг.3 — графические схемы алгоритмов выполнения команд, Микропроцессорное вычислительное устройство содержит регистр 1 команд, дешифратор 2 команд, блок 3 формирования адресов микрокоманд, память 4 микрокоманд, регистр 5 микрокоманд с выходами 6 признака типа микрооперации, буферную память 7, операционный блок 8, генератор 9 синхроимпульсов, первый 10, третий 11 и второй

12 триггеры, элементы НЕ 13 и 14, первый 15 и второй 16 элементы ИСК3ЮЧАЮ1ЦЕЕ ИЛИ, первый 17 и второй 18 мультиплексоры, дешифратор 19, второй 20, четвертый 21, первый 22 и третий 23 элементы И, второй 24 и первый 25 элементы ИЛИ, шифратор

26 приоритета, регистр 27, вход 28 кода операции, информационные выходы 29, выход 30 знакового разряда и информационный вход 31.

Работа устройства описывается на примере выполнения команд сложения, вычитания, сдвига арифметического влево в формате регистр-регистр", (формат команды приведен на фиг.2), поле КОП определяет код операции, поле Ai — адрес (номер) регистра, содержащего первый операнд, поле А2адрес (номер) регистра, содержащего вторбй операнд.

В операциях сдвига содержимое регистра, определяемое полем А2 команды, задает количество двоичных разрядов, на которое должен быть сдвинут первый операнд.

На фиг.3 и в описании приняты следующие обозначения: А1, А2 — поля команды, определяющие адреса первого

H второго операндов соответственно, (А1), (А2) — операнды по адресам

А! и А2 соответственно, АС вЂ” аккумулятор матрицы центральных процессорных элементов," SignN — знак числа; знак передачи содержимого, ®сложение по модулю два, NK — микрокоманда, Ilg — шина данных.

Выполнение команд считывания-вычитания в форме "регистр-регистр занимает 6 MK: 1 MK — передача второго операнда в аккумулятор операци-, онного блока; 2 МК вЂ” чтение первого операнда из буферной памяти; 3 МК—

5 чтение первого операнда из буферной памяти и выполнение требуемой операции в операционном блоке; 4 МК— передача результата на место первого операнда; 5 MK — формирование адреса следующей команды, 6 MK — выборка следующей команды на регистр команд.

При выполнении команды сложение устройство работает следующим образом. !

Перед выполнением команды триггеры !0-12 находятся в нулевом состоянии ° Первой микрокомандой операнд, выбранный из буферной памяти 7 по адресу, определяемому полем А2 команды, передается в аккумулятор oneрационного блока 8. В поле 6 данной микрокоманды находится код, указывающий, что необходимо записать инверсное значение знакового разряда в триггер 11 ° Этот код с первого выхода поля 6 регистра 5 поступает на дешифратор 19, который вырабатывает микрооперацию на третьем выходе

Бх8пМ8триггер 11 триггер 11.

По этой микрооперации инверсное значение Sign (А2) через элементы

НЕ 14, И 2 I и ИЛИ 24 поступает на счетный вход триггера 11, который

35 либо остается в нулевом состоянии (при Sign (А2) = 1), либо устанавли вается в единичное состояние (при

:Sign (А2) = О), Таким образом, после выполнения

40 первой микрокоманды в триггере 11 хранится инверсное. значение знака второго операнда.

По второй микрокоманде производится чтение первого операнда, on4S ределяемого полем: А1 команды. В поле

6 микрокоманды находится код, по которому дешифратор 19 вырабатывает на первом выходе микрооперацию

Sign A1 триггер 11.

Таким образом, после второй микро- .

50 команды состояние триггера 10 указывает на знак первого операнда. Третьей микрокомандой операнд, выбранный .из буферной памяти 7 по адресу, определяемому полем А! ко55 манды, складывается с операндом, хра-, нящимся в аккумуляторе операционного блока 8 и результат помещается в аккумулятор.

1269145

В ноле 6 этой микрокоманды находится код, по которому дешифратор 19 вырабатывает микрооперацию на соответствующем выходе

SignNО+ триггер 11 — триггер 11.

l1n микрооперации на соответствующем выходе дешифратора 19 значение

Sign (А1) поступает через элементы

И 20 и ИЛИ 24 на счетный вход триггера 11, который либо остается в прежнем состоянии (при Sign (А1) = О), пибо принимает противоположное значение (при Sign (А1) = 1).

Таким образом, после третьей микрокоманды состояние триггера 11 указывает на соответствие знаков операндов (нулевое состояние триггера

11 указывает на то, что знаки операн20 дов разные, единичное — что знаки операндов одинаковые), а состояние триггера 10 соответствует знаку первого операнда.

По четвертой микрокоманде содер25 . жимое аккумулятора операционного блока 8 передается в буферную память

7 по адресу, определяемому полем

А1 команды. По информации на выходе

29 и состоянию триггеров 10 и 11 происходит формирование признака результата по следующим правилам, Если триггер 11 находится в единичном состоянии, т.е. операнды имеют одинаковый знак, возможно переполнение, которое определяется по 35 соответствию знака результата знаку операнда, значение которого сохранено в триггере 10. Это соответствие определяется элементом ИСКЛЮЧАЮЦ1ЕЕ ИЛИ 15, который при несовпадении 40 сигналов на его входах формирует на выходе сигнал единичного уровня, поступающий через элементы И 23 и ИЛИ 25 на первый вход шифратора 26 приоритета; Одновременно элементом НЕ 13 фор-45 мируется сигнал, соответствующий нулевой информации на выходе 29. Этот сигнал подается на второй вхбд шифратора 26 приоритета. На третий и четвертый входы шифратора 26 приоритета поступает инвертированное и прямое значение знакового разряда.

При поступлении сигналов на входы шифратора 26 приоритета на era выходах фбрмируются сигналы в следующем55 порядке. Переполнение — на первом, Нуль результата" — на втором, "Результат больше нуля" — на четвертом и "Результат меньше нуля" — на третьем выходах.

По четвертой микрокоманде в поле

6 записан код, определяющий формирование следующих микроопераций: передача на выход мультиплексора 18 информации с его второй группы входов, т,е. с шифратора 26 приоритета; запись информации в регистр 27.

Таким образом, после выполнения четвертой микрокоманды результат опе- . рации записан на место исходного (пер вого) операнда в буферную память 7, а в регистре 27 находится признак результата операции.

По пятой микрокоманде формируется адрес следующей команды, а по шес той — чтение команды иэ основной.памяти (не показана) на регистр 1 команд и сброс триггеров 10-12, Блок 3 формирует начальный адрес микропрограммы, соответствующий вновь принятому коду операции, и цикл работы устройства повторяется.

Выполнение вычитания отличается от выполнения сложения только первой микрокомандой. В операции вычитания по первой микрокоманде значение второ,го операнда, определяемого полем А2

:команды, передается в аккумулятор блока 8 в дополнительном коде, а в триггер 11 через элементы И 20 и ИЛИ 24 записывается прямое значение знакового разряда. Остальные микрокоманды являются общими с микропрограммой сложения.

При .выполнении арифметического сдвига влево первой и второй микрокомандами содержимое регистра, определяемое полем А2 команды (количест,во двоичных разрядов, на которое необходимо сдвинуть первый операнд), передается из буферной памяти 7 через арифметико-логический узел и аккумулятор операционного блока в один из регистров регистровой памяти опера" ционного блока 8.

По третьей микрокоманде содержимое, определяемое полем А1 команды (сдвигаемое число), передается из буферной памяти 7 в аккумулятор блока 8, при этом значение знака числа запоминается в триггере 10 (аналогично микропрограю е сложения).

По четвертой микрокоманде содержимое аккумулятора блока 8 через арифметико-логический узел блока 8 сдвигается на один разряд влево, зна1269145 чение выдвигаемого разряда (знака числа) через мультиплексор 17 запоминается в триггере„ входящем в блок блок 3. В поле 6 микракоманды при этом находится код, определяющий, что 5 на выход мультиплексора 17 передается сигнал выходного переноса блока 8, Пятая,,шестая, седьмая микрокоманды являются циклической частью микропрограммы.

После выполнейия этой микропрограм-: мы осуществляется переход на четвертую микрокоманду микропрограммы сложения, по которой результат операции записывается на место первого операнда, формируется признак результата и записывается с шифратора 26 в регистр 27. Признак переполнения формируется в том случае, если триггер 12 находится в единичном состоянии, т,е . если в процессе сдвига обнаружено несовпадение выдвигаемого разряда знаку числа, При выполнении "длинных" команд (например, обработка чисел с плавающей точкой, обработка полей переменной длины и т.д.), а также команд, не связанных с арифметика-логической обработкой операндов (команды ввада30 вывода, управления), признак результата формируется по результату анализа различных условий. В этом случае на вход блока 3 микропрограммного управления через мультиплексор 17 ма— гут быть подключены триггеры 10-12 или другие средства, анализ которых .потребуется по ходу выполнения микро— программ. Признак результата при этом записывается в регистр 27 из

40 поля 6 микрокоманды через мультиплексор 18.

Формула изобретения

Микропроцессорное вычислительное устройство, содержащее регистр команд, дешифратор команд, блок формирования адресов микрокоманд, память микрокоманд, регистр микрокоманд, генератор синхроимпульсов, буферную память и операционный блок, причем информационный вход регистра команд является входом кода операции устройства, вход записи регистра команд соединен с выходом признака начала команды регистра микракоманд, выход которого соединен с входом управления чтением/записью буферной памяти, адресный вход которого соединен с первым выходом регистра команд, второй выход которого соединен с входом де шифратора команд, выход которого соединен с первым информационным входом блока формирования адресов микрокоманд, информационный выход которого соединен с адресным входом памяти микрокоманд, выход которой соединен с информационным входом регистра микрокаманд, выход кода микроаперации которого соединен с входом кода операции операционного блока, информационный вход которого соединен с информационным входом буферной памяти и является информационным входом устройства, адресный выход регистра микрокоманд соединен с вторым информационным входам блока формирования адресов микрокаманд, вход синхронизации которого соединен с входами синхронизации операционного блока и регистра микрокоманд и с первым выходом генератора синхраимпульсав, вход запуска которого соединен с выходом признака начала работы регист.ра микрокоманд, выход признака рекима модификации адреса формировате, ля адресов микрокоманд соединен с . входом переноса операционного блока, выход которого соединен с первым входом управления модификацией адреса формирователя адресов микрокоманд, информационные выходы операционного блока являются информационными выходами устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения производительности, оно дополнитель но содержит три триггера, дешифратор, два мульти, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре эле мента И, два элемента НЕ, два элемента ИЛИ, шифратор приоритета и регистр, причем информационный выход знаковага разряда операционного блока соединен с первым информационным входом первого мультиплексора и с первым входом первого элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен г выходом первого триггера,. с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с вторым информационным входом первого мультиплексора, третий информационный вход которого соединен с первым входом первого элемента ИЛИ и с выходом второго триггера, счетный вход которого соединен с выходом первого с

12Ь9

7 элемента И, первый и второй вхоДы которого соединены -соответственно с выходом первого элемента ИСКЧЮЧА10ЦЕЕ И11И и с первым выходом дешифратора, второй выход которого соединен с входом синхронизации первого триггера, информационный вход которого соединен с выходом знакового разряда оперативной памяти, с первым входом второго элемента И, с входом пер- 10 вого и второго элементов НЕ, с первым входом шифратора приоритета и с вторым входом второго элемента

ИСКЛПОЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом третьего эле- 15 мента И, второй вход которого соединен с выходом третьего триггера и с четвертым информационным входЬм первого мультиплексора, выход которого соединен с вторым входом управления 20 модификацией адреса формирователя адресов микрокоманд, управляющий вход мультиплексора соединен с первым выходом признака типа микрооперации регистра микрокоманд, второй выход признака типа микрооперации которого соединен с входом дешифратора, третий выход которого соединен с вторым входом второго элемента И, выход которого соединен с первым входом 30 второго элемента ИЛИ, второй вход

145 которого соединен с выходом четвертого элемента И, первый вход которого соединен с четвертым выходом дешифратора, пятый выход которого соединен с входом записи регистра, информационный вход которого соединен с выходом второго мультиплексора, управляющий вход которого соединен с третьим выходом признака типа микрооперации регистра микрокоманд, четвертый выход признака типа микрооперации которого соединен с первым информационным входом второго мультиплексора, второй информационный вход которого соединен с выходом шифратора приоритета второй вход которого соединен с выходом первого элемента НЕ и с вторым входом четвертого элемента И, третий и четвертый входы шифратора приоритета соединены.соответственно с выходом второго элемента НЕ и с выходом первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выход второго элемента ИЛИ соединен.с входом синхронизации третьего триггера, счетный вход которого соединен с вторым выходом генератора синхроимпульсов, выход регистра является выходом знакового разряда устройства.

Pun. J

Составитель Ю. Ланцов

Редактор А. Шишкина Техред g. оданич Корректор Л.Пилипенко

«3

Заказ 6038/52 Тираж .671 Подписное

ВНИИИИ государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4