Управляемый логический модуль

 

УПРАВЛЯЕМЫЙ ЛОГИЧЕСКИЙ МОДУЛЬ

Изобретение относится к области вычислительной техники и предназначено для реализации узлов и устройств цифровых вычислительных машин. Цель изобретения - упрощение модуля. Управляемьй логический модуль содержит RS-триггер, элемент ИЛИ, два элемента ШШ-НЕ, два элемента И-НЕ с увеличенной задержкой, элемент НЕ, два выхода, вход сброса, два установочных входа, четыре информационных входа. На основе управляемого логического модуля строится управляемый логический регистр, с помощью которого в зависимости от коммутации : входов и выходов можно реализовать около 40 различных логических, арифс (Л метических и специальных логических функций, 2 ил. Г2 О /«t /5 И Ю В iralA Ю с 1 Z Сриг. 1

gg4 G 06 F 7/38

К АВ АССР(.;КО 4У (:Б%дйТЕПЬСТВУ

ФС

Фю

° Эй

\е

I)

C E

СОиЗ СОВЕТСНИХ

СОМИАЛИСТИЧЕСНИХ

-.— -=;у РЕСПУБЛИН = .7

ГОСУДАРСТЕЕННЫй НОМИТЕТ СССР. ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3914234/24-24 (22) 18.06.85 (46) 30 ° 11.86 ; Бюп. Р 44 (71) Грузинский ордена ЛенИна и ордена Трудового Красного Знамени политехнический институт (72) Г.С. Цирамуа и Л.Ш. Имнаишвили (53) 681.3(088.8} (56) Авторское свидетельство СССР

Р 962923, кл. С 06 F 7/38,,1980

Авторское свидетельство СССР

° В 1196851, кл. С 06 F 7/38, 1984. (54)(57) УПРАВЛЯЕМЫЙ ЛОГИЧЕСКИЙ МОДУЛЬ (57) Изобретение относится к области вычислительной техники и предназначеП!

14

О

tf

f0

Э иа ац1 27391 О но для реализации узлов и устройств цифровых вычислительных машин. Цель изобретения — упрощение модуля. Управляемый логический модуль содержит

RS-триггер, элемент ИЛИ, два элемента ИЛИ-НЕ, два элемента И-НЕ с увеличенной" задержкой, элемент НЕ, два выхода, вход сброса, два установочных входа, четыре информационных

\ входа, На основе управляемого логического модуля строится управляемый логический регистр, с помощью которого в зависимости от комчутации .входов и выходов можно реализовать около 40 различных логических, арифметических и специальных логических функций, 2 ил.

"16 2 и вторых 2,4,6,8 выходов всех разрядов настраиваться на требуемую функцию из определенного множества функций.

С помощью одного управляемого логического регистра на основе управляемого логического модуля, в зависимости от коммутации можно реализовать около 40 различных логических, арифметических и специальных вычислительных функций, выполняемых в электронной вычислительной машине, " например 16 функций алгебры логики: функцию четырехразрядного регистра: функцию регистров сдвига в монофазНоМ и парафазном кодах, как в сторону старших, так и в сторону младших разрядов, те же функции регистра сдвига с регенерацией кода, функцию арифметического сдвига, функцию суммирующих и вычитающих бинарных счетчиков и др °

Функция поразрядной конъюнкции двух двоичных чисел выполняется следующим образом. Произведем коммутацию информационных входов многофункционального логического регистра в следующем порядке: — 12-13, 16-17, 2021, 24-25, 14 18-22-26-10.

Предварительно сигналом сброса

Ч1 триггеры 28 группы устанавливаются на нуль. Операнд х поразрядно подается на группу информационных входов 12-13, 16-17, 20-21, 24-25 всех разрядов управляемого логического регистра и сигналом Ч3 на установочный вход 11 через вторые группы элементов И-НЕ 33 и ИЛИ-НЕ 31 заносится в группу триггеров 28. Операнд у=у, у, у, у, подается на группу четвертых информационных входов регистра 15,19,23 и 27. Для осуществления операции конъюнкции подается сигнал Ч2 на установочный вход 10 регистра, Операнд у через группу элементов НЕ 34, первых групп элементов

И-НЕ 32 и ИЛИ-НЕ 30 подается на нулевые входы триггеров 28. В результате в группе триггеров 28 устанавливается произведение хну. Операция конъюнк ции осуществляется также одновременной подачей операндов х и у соответственно на группы первых !2, 16 20 и

24 и вторых 13 17 21 и 25 информационных входов, после чего следует подавать установочный сигнал V3, Функция поразрядной дизъюнкции выполняется следующим образом. Произ4 1273.

Изобретение относится к вычисли,тельной технике и предназначено для реализации узлов и устройств цифровых вычислительных машин методами интегральной технологии со средним и болышы уровнем интеграции.

Цель изобретения — «упрощение модуля °

На фиг.1 представлена "xeMa управляемого логического модуля, на фиг.2- 10 схема управляемого логического регистра, состоящего из предложенных модулей, Схема содержит выходы 1-8, вход

9 сброса, установочные входы 10 и 15

11, информационные входы 12-27, группу триггеров 28, группу элементов

ИЛИ 29, элементы ИЛИ-НЕ .первой и второй групп 30 и 3!, элементы И-НЕ с увеличенной задержкой первой и 20 второй групп 32 и 33, группу элементов НЕ 34.

Первые элементы ИЛИ-НЕ 30 и И-НЕ

32 и вторые элементы И1И-НЕ 31 и

И-НЕ 32 создают разностные элементы, 25 которые предназначены для выработки кратковременных импульсов, предназначенные для управления соответственно нулевого и единичного входов триг. гера 28, Выработка импульсов в разностных элементах осуществляется на .заднем фронте управляющего сигнала.

Функционирование управляемого логического модуля проиллюстрируем на примере четырехразрядного управляе- 35 мого логического регистра, каждый разряд регистра представляет собой управляемый логический модуль.

На входы 9-11 регистра подаются управляющие сигналы Ч1-V3, которые 40 обеспечивают выполнение следующих операций:

Vi (вход 9) — установка триггера 28 ча нуль, U2 (вход 10) - выработка управляю- 45 щего сигнала на нулевой вход тригге ра 28, ЧЗ (вход !1) — выработка управ-ляющего сигнала на единичный вход триггера 28. 50

Управляемый логический регистр является устройством переменной структуры и функции, обладающим способностью путем определеннсй коммутации первых, вторых, третьих и четвертых 55 информационных входов 12-27 всех разрядов, первого 9, второго !О и

7 третьего 11 входов и первых 1,3,5..

1273 водится коммутация первых и вторых информационных входов следующим образом: 12-13, 16-17, 20-21 и 24-25, Сигналом Vl на вход сброс регистра

9 группа триггеров 28 устанавливается на нуль. Операнд х = х,х,х,х поразрядно подается на группы первых и вторых информационных входов всех разрядов управляемого логического регистра и сигналом Ч3 на установочный !О вход 11 заносится в триггеры 28. Операнд у = у „ у, у также подается на группы первых и вторых информационных входов и повторно подается сигнал V3. В результате в группе триг- 15

repoa 28 оказывается сумма хчу.

Функция сложения по модулю два двух двоичных операндов х и у выполняется следуюпрпк образом. Производится коммутация всех информационных входов в следующем порядке: 13-14, 17-18, 21-22, 25-26, 12-15-2, 16-194, 20-23-6, 24-.27-8.

Предварительно сигналом Чl на

- вход 9 сброса группа триггеров 28 устанавливается на нуль. Операнд х = х х х,х, поразрядно подается на информационные входы 13-14, 17-18, 21-22 и 25-26. Одновременно подают- 30 ся сигналы Ч2, У3 в результате в группе триггеров 28 оказывается сумма х 9+ U. В следующем такте на информационные входы 13-14, 17-18, 21-22, . 25-26 поразрядно подается операнд у = у у ч, у, повторно подаются сигналы У2 и УЗ. В результате в группе триггеров 28 получаем сумму х<+)у.

Функция запрета по х осуществляется на основе выражения у Ь х, что возможно при следующих коммутациях

2-12, 4-16, 6-20 и 8-24.

Сигналом Vl на вход 9 сброса группа триггеров, 28 устанавливается в нуль. Операнд x = x x x,х подается на группу вторых информационных входов 13, 17,21 и 25. Сигналом УЗ на установочном входе 1 1 операнд х запишется в группу триггеров 28. Операнд у = у у у у также подается на инфор-5g

3 2 1 О мационные входы 13,17,2! и 25. Повторно подается сигнал ЧЗ, в результате в триггерах 28 устанавливается произведение x g, у.

Для осуществления функции сдвига в сторону младших разрядов в парафаэном коде следует коммутировать выводы управляемого логического регистра

9!6 4 в следующем порядке: 3-12-!3,4-14,5-!

6-17, 6-18, 7-20-21, 8-22, Сигналы У2, УЭ подаются одновременно на установочные входы 10 и 11 регистра и парафазный код содержимого триггера 28 последующего разряда через соответствующие первые 33 и

31 и вторые 32 и 30 элементы И-НЕ и

ИЛИ-HF. данного разряда подается на входы триггера 28. функция сдвига в сторону младших разрядов осуществляется аналогично предыдущей операции, но при этом коммутация внешних выводов управляемого логического регистра имеет другой порядок.

Для реализации функции двоичного суммирующего счетчика производится коммутация внешних выводов управляемого логического регистра в следующем порядке: 2-12-!5, 13-14, 1-17-18, 4-16-19, 3-21-22, 6-20-23, 5-25-26, 8-24-27. Счетчик работает как обычный суммирующий счетчик с последовательным переносом. Двоичный счет начинается после установки сигналом

V1 управляемого логического .регистра в нуль. Счетные импульсы подаются на второй и третий информационные входы

13 и 14 первого разряда, а синхросигналы одновременно подаются на ус" тановочные входы 10 и 11 регистра. До начала счета на входы 13 и 14 первого разряда и на установочные входы подаются низкие потенциалы. После одновременной подачи первого счетного и синхроимпульса изменения состояния триггера 28 первого разряда не происходит. На S-вход триггера 28 первого разряда подается импульс только после прекращения синхросигнала, т.е. на его заднем фронте. Триггер 28 первого. разряда переходит в единичное состояние. При втором сче".ном импульсе кратковременные импульсы подаются на S-вход триггера 28 второго разряда и на R-вход триггера 28 первого .разряда и т.д.

Формула из обретения

Управляемый логический модуль, содержащий элемент ИЛИ и триггер, при« чем прямой выход триггера соединен с первым выходом модуля, второй выход которого соединен с инверсным выходом триггера, нулевой вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с входом

i2739 а

13

14

fif

18

И Ю 9

Риа. Я

Составитель О. Березикава

Техред Л.Сердюкова КорректорВ.Бутяга

Редактор

М. Дылын

Заказ 647?/46 Тираж 671 Подписное

БНИПИ Государственного комитета СССР по делам изобретений и открытий

i l 3035, Москва, l-".-35, Раушская наб., д. 4/5

Производственно-полигралическое предприятие, r. Ужгород, ул. Проектная, 4 сброса модуля, о т л и ч а ю щ и йс я тем, что, с целью упрощения, он содерхлт элемечт НЕ, два элемента

ЮЖ-НК и два элемента И-НЕ, причем второй вход элемента ЖИ соединен с выходом первого элемента. ИНИ-НЕ, первый вход которого соединен с выходом первого элемента И-НЕ, первьл вход которого соединен с вторым входом первого элемента KiLi-ViE и первым ус- 10 тановочвым ьхадом модуля, парвыя информацнон ьй вход которого соединен с вторым входом первого элемента И-НК, i6 Ь третий вход которого соединен с выходом элемента НЕ; вход которого соединен с вторьи информационным входом модугя. третий и четвертый информационные входы которого соединены с первым и вторым входами второго элемента И-НЕ, третий вход которого соединен с вторым установочным входом модуля и первым входом второго элемента ИЛИ-НЕ, второй вход которого соединен с вьыодом второго элемента

И-HE выход второго элемента ИЛИ-НЕ соединен с единичным входом триггера °