Устройство для вычисления @ -функции

 

Изобретение относится к области вычислительной техники и позволяет сократить время вычислений у -функций путем устранения операций умножения и деления. Устройство содержит ключ, сумматор, элемент КЕ. элемент И, триггер, логарифмический преобразователь -функций, логарифмический преобразователь аргумента,сумматорвычитатель, экспоненциальный преобразователь аргумента и блок управления. Б зависимости от величины аргумента X блок управления задает соответствующую последовательность вычислений у-функции Г(Х). ЕслиХ О, -1, -2,..., то формируется сигнал ошибки и работа устройства прекращается. 2 ил. с to 4; 1C ю QD

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

yg 4 G 06 F 7/38

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3797337/24-24 (22) 02.10.84 (46) 30.06.86. Бюп. № 24 (71) Ордена Ленина институт кибернетики им. В.М. Глушкова (72) А.Ф. Кургаев и К.Ж. Цатрян (53) 681.325(088 ° 8) (S6) Авторское свидетельство СССР № 922759, кл. С 06 F 15/31, 1982.

Авторское свидетельство СССР

¹ 1124321, кл. G 06 F 7/38, 1984. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ 1

-ФУНКЦИИ

t (57) Изобретение относится к области вычислительной техники и позволяет

„„SU„„1241229 A 1 сократить время вычислений -функций путем устранения операций умножения и деления. Устройство содержит ключ, сумматор, элемент BE, элемент И, триггер, логарифмический преобразователь g --функций,логарифмический преобразователь аргумента, сумматорвычитатель, экспоненциальный преобразователь аргумента и блок управления.

В зависимости от величины аргумента

Х блок управления задает соответствующую последовательность вычислений -функции Г(Х). Если Х = О, -1, -2,..., то формируется сигнал ошибки и работа устройства прекращается. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано при решении задач матеметичес.кой физики.

Цель изобретения — повышение быстродействия устройства путем устране-, нения операций умножения и деления.

На фиг. 1 представлена структурная схема устройства; на фиг.2 — структурная схема блока управления. 10

Устройство содержит ключ 1, сумматор 2, элемент НЕ 3, элемент И 4, триггер 5, логарифмический преобразователь 6 (-функций, логарифмический преобразователь 7 аргумента, сумматор †вычитате 8, экспоненциальный преобразователь 9 аргумента, блок

10 управления, а также выход 11 разрешения приема информации, выходы

12 и 13 приращения аргумента, выход

14 установки начальных значений, вход

15 знака аргумента, входы 16 контроля величины аргумента, выход 17 разрешения приема аргументов, выход 18 типа операции и выход 12 управления накоплением суммы блока управления.

Блок управления содержит первый триггер 20, формирователь 21 импульсов, второй триггер 22, генератор

23 тактовых импульсов, счетчик 24, первый дешифратор 25, первый элемент .И 26, второй элемент ИЛИ 27, третий

28 и второй 29 элементы И, третий о триггер 30, первый 31 и четвертый 32 элементы ИЛИ, третий дешифратор 33, 35 третий элемент ИЛИ 34, второй дешиф-. ратор 35, первый 36, второй 37, третий 38 и четвертый 39 элементы задержки и пятый элемент ИЛИ 40.

Устройство работает следующим образом.

По команде,"Пуск" триггер 20 устанавлива.ется в единичное состояние и сигнал с его единичного выхода уста. навливает в нулевое состояние счетчик

24, триггеры 5 и 30, сумматор 2 и сумматор-вычитатель 8. Этот же сигнал после задержки разрешает прием через ключ 1 аргумента с входов устройства в сумматор 2 и одновременно подается на один из входов элемента

И 4. Аргумент с выходов сумматора

2 подается на вход дешифратора 35, где выполняется анализ аргумента у на равенство О, -1, -2,... Если х

: О, -1, -2,..., то формируется сиг нал на выходе дешифратора 35 и работа устройства прекращается. Если х О, -1, -2,..., то на другом вы12412? 9 2 ходе дешифратора 35 формируется сигнал,, устанавливающий триггер 20 в нулевое состояние. Одновременно с этим аргумент с выходов сумматора

3 подается на входы дешифратора 33, знаковый разряд — на вход элемента И

4 и через элемент ИЛИ 32 на вход элемента И 26, а младший разряд целой части — на вход элемента HE 3. Если аргумент положительный, триггер знака 5 остается в нулевом состоянии, г.е. знак результата положительный.

Если аргумент отрицательный, с выхода знакового разряда сумматора 2 подается "1" на первый вход элемента Ц 4.

В этом случае, если целая часть аргумента четная, триггер 5 знака устанавливается в единичное состояние, т.е. знак результата отрицательный.

Если целая часть аргумента нечетная, то триггер 5 остается в нулевом состоянии, Перехоц триггера 20 из единичного состояния в нулeâoe обеспечивает формирование на выходе формирователя

31 импульсов управляющего сигнала, который устанавливает триггер 22 в единичное состояние генератор 23 тактовых импульсов формирует на выходе сигналы, которые подсчитываются счетчиком 24.

Если аргумент отрицательный, этот сигнал с выхода дешифратора 25 проходит через элемент И 26, устанавливает триггер 30 в единичное состояние и подается на тактирующий вхоД сумматора-вычитателя 8„ При этом в сумматоре вычитателе 8 получается значение

1оях. Ьсли аргумент положительный, григгер 30 остается в нулевом состоянии, а в сумматоре-вычитателе вычисление не выполняется.

По первому тактовому сигналу генератора 23 сигнал с выхода дешифратора

?5 проходит на вход сумматора 2, выполняется вычитание "1" из содержимого

=умматора 2.

Если аргумент отрицательный, этот

"игнал с выхода дешифратора 25 проходит на вход сумматора 2, в котором

:в этом случае выполняется суммирова- ние "1" с содержимым сумматора 2. Сигнал с выхода элемента ИЛИ 27 подается: на тактирующий вход сумматоравычитателя 8. При этом значения лога.рифма очередного кода сумматора 2, сформированное в преобразователе 7, суммируется в сумматоре-вычитателе 8 . с его содержимым, т. е. на первом

12 (2) Генератор 23 генерирует тактовые сигналы до тех пор, пока дешифратор

33 не будет находиться в одном из трех состояний, зависящих от текущего содержимого сумматора 2, Если аргумент положйтельное целое число, то

Г(х)=(х-1)!=exp jlog(x-1)+...

° ° ° Iog(x k)3 .и процесс вычисления суммы(1) останавливается в момент равенства содержимого сумматбра 2 " 1". При этом на первом выходе дешифратора 33 формируется управляющий сигнал, который через элемент ИЛИ 34 возвращает трйггер 22 в нулевое состояние и останавливает работу генератора 23.

В результате в преобразователе 9 вы-; числяется значение экспоненты от суммы, полученной в сумматоре,вычитателе 8, и передается на выход устройства.

Если аргумент положительный дроб.й х Е (0,1), Tî

Г(х) = Г(х+i)/х= ехр (log Г(х+1)log х ).

При этом дешифратор 33 формирует управляющий сигнал сразу после приема аргумента в сумматор 2. Этот управляющий сигнал через элемент ИЛИ 34 устанавливает триггер 22 в нулевое сосТо яние и останавливает работу генератора 23. Этот же сигнал поступает на тактирующий вход сумматора-вычитателя 8. При этом в сумматоре-вычитателе 8 получается значение 1og х. Одновременно с этим управляющий сигнал с выхода дешифратора 33 подается на вход разрешения приема аргументов сумматора-вычитателя 8. При этом в сумматоре-вычитателе 8 вычисляется разность (1о@Г(х+1)- log х!. Затем в преобразователе 9 вычисляется значение экспоненты от полученной разности и результат передается на выход устройства. такте выполняется (log(x+1)+ log xr для х (0 и (log(x-1)+0) для х 0

По второму и остальным тактовым сигнала в сумматоре-вычитателе 8 накапливается одна из сумм:

Iog(x- 1)+...+ Iog(x+k) х > О (1) log х+...+Iog(x+k), х < 0 и х 1,-2,...

41229 4 который устанавливает триггер 22, в нулевое состояние и останавливает работу генератора 23. Этот сигнал подается также на тактирующий вход сумматора †вычитате 8. При этом в сумматоре-вычитателе 8 вычитается сумма (!одГ(х)+О). Затем в преобразователе 9 вычисляется значение экспоненты и результат передается

10 на выход устройства.

Если аргумент х 2, то Г (х) вычисляется следуюшим образом:

Г(х) = (х-<1-(x-2) ", х „° Г(х„ = !

5 — ехр(0о (x )", +Юо x„

В этом случае начальный процесс аналогичен процессу, когда аргумент положительное целое число, до тех пор, пака в сумматоре 2 не останется

20 значение (1,2). При этом дешифратор

33 формирует управляющий сигнал, который останавливает работу "енератора 23 и подается также на вход типа операции. сумматора — вычита25 теля 98, где вычисляется сумма

flog(x- 1)+log(x-2)+ ...+ logõ„ + ! оеГ(х,)! . Затем в преобразователе

9 вычисляется значение экспоненты от полученной суммы и результат передается на выход устройства.

Если аргумент отрицательный и не равен -1, -2,..., то Г(х) вычисляет-ся следующим образом:

Г(х + <)

Г() =

35 Х (Х+i) " Õù

=Bxfj30) Г(» I)-ôî x „. Po) x )J, В этом случае начальный процесс выполняется в соответствии с (2) и в

40 сумматоре-вычитателе 8 накапливается, сумма t logx + log (x+1)+ log (x+2)+... +

+ Iogx j, пока х,„не окажется в диапазоне (О, 1) . Тога дешифратор 33 формирует управляющий сигнал, который .

45 останавливает работу генератора, 23 и подается также на вход разре щения приема аргументов сумматора-вычитателя 8, в котором вычисляется раз- ность !ояГ(х,„ + 1) -(log х +...+

50 1og х„)).Затем в преобразователе 9 вычисляе-ся значение экспоненты от полученной разности и результат передается на, выход устройства.

55 формула изобретения

Если аргумент положителен и принадлежит интервалу (1,2), дешифратор 33 формирует управляющий сигнал, /

Устройство для вычисления у -функ ции, содержащее сумматор, ключ и

1241229

40 блок управления, содержащий три дешифратора, три триггера, формирователь импульсов, генератор тактовых импульсов, счетчик, три элемента И, четыре элемента ИЛИ и два элемента задержки, причем информационный вход ключа является входом аргумента устройства, вход стробирования ключа соединеН с выходом разрешения приема 10 аргумента блока управления, выход ключа соединен с входом первого слагаемого сумматора, входы разрядов второго слагаемого которого соединены с выходами приращения аргумента 15 блока управления, вход сброса сумматора соединен с выходом установки начальных значений блока управления, выходы разрядов сумматора соединены с входами контроля величины аргумента 20 блока управления, вход запуска вычислений которого является одноименным входом устройства, выход признака ошибки блока управления является одноименным выходом устройства, причем вход запуска блока управления соединен с входом установки первого триггера, инверсный выход которого соединен с входом запуска формирователя импульсов, выход которого сое- З0 динен с входом установки второго триггера, выход которого соединен с входом запуска генератора тактовых импульсов, выход которого соединен со счетным входом счетчика, выходы кото35 рого соединены с входами первого дешифратора, выход признака нулевого такта которого соединен с первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом установки второго триггера, прямой и инверсный выходы которого соединены с первыми входами второго и третьего элементов И соответственно, вто45 рые входы которых соединены с вторым входом первого элемента ИЛИ и выходом, второго элемента ИЛИ, входы которого соединены с выходами признаков разрешения накопления результата первого

50 дешифратора, выходы второго и третьего элементов И соединены с выходами приращения аргумента блока управления, входы контроля величины аргумента которого соединены с входами второго и третьего дешифраторов, выход признака отрицательного целого аргумента второго дешифратора являет-. ся выходом признака ошибки блокд, yqравления, выход инверсного признака второго дешифратора соединен с входом сброса первого триггера, прямой выход которого соединен с входом сброса второго триггера и счетчика, прямой выход первого триггера через первый элемент задержки соединен с выходом разрешения приема аргумента блока управления, выходы третьего дешифратора соединены с входами третьего элемента ИЛИ, о т л и ч а— ю щ е е с я тем, что, с целью повышения быстродействия путем исключения операций умножения и деления, в него дополнительно введены логарифмический преобразователь аргумента„ логарифмический преобразователь -функции, экспоненциальный преобразователь аргумента, сумматор-вычитатель, триггер знака, элемент НЕ и элемент И, а блок управления дополнительно содержит пятый элемент ИЛИ, третий и четвертый элементы задержки, причем выход старшего разряда сумматора соединен с входом знака аргумента блока управления и с первым входом элемента И устройства, второй вход которого соединен с выходом разрешения приема блока управления, третий вход элемента И устройства через элемент HE соединен с выходом младшегс разряда целой части числа сумматора, выходы разрядов дробной части числа которого соединены через логарифмический преобразователь

)--функции с информационными входами первой группы сумматора-вычитателя, информационные входы второй группы которого соединены с выходами логарифмического преобразователя аргумента, входы которого соединены с выходами сумматора, вход сброса которого соединены с одноименными .входами сумматора-вычитателя и триггера знака и с выходом установки начальных значений блока управления, выходы сумматора-"вычитателя соедине ны через экспоненциальный преобразо— ватель с выходами значения -функции устройства, выход элемента И устройства соединен с входом установки триггера знака, выход которого является выходом знака -функции устройства, тактирующий вход сумматора-вычитателя соединен с выходом управления накоплением суммы блока управления, входы управления сложением-вычитанием и разрешения приема

1241229 информации сумматора-вычитателя соединены с. одноименными выходами блока управления, вход управления накоплением суммы которого соединен через второй элемент задержки с выходом первого элемента ИЛИ, вход знака аргумента блока управления соединен с первым входом четвертого элемента

ИЛИ, второй вход которого соединен с выходом признака положителЬного дробного аргумента третьего дешифратора и через третий элемент задержки с выходом разрешения приема информации блока управления и первым входом пятого элемента ИЛИ, выход управления сложением-вычитанием блока управления соединен с выходом признака табличного значения аргумента третье— го дешифратора и вторым входом пятого элемента ИЛИ, выход признака единичного равенства единицы текущего значения аргумента третьего дешифратора

10 соединен с третьим входом пятого элемента ИЛИ, выход которого через четвертый элемент задержки соединен с выходом признака окончания вычисления .блока управления, который является одноименным выходом устройства.

1241229

Диг. 2

Составитель С.Куликов

Техред Н.Бонкало Корректор В.Вутяга

Редактор А.Огар

Заказ 3489/43

Тираж 6?1 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб, д. 4/5

Производственно-полиграфическое предприятие, r.Óæãîðîä, ул.Проектная,4