Устройство для сопряжения многоблочной памяти с процессором и вводно-выводными устройствами

 

Изобретение относится к области вычислительной техники и может быть использовано при построении систем измерения, управления и обработки данных в реальном масштабе времени на базе мини(микро) ЭВМ. Целью изобретения является повышение пропускной способности устройства 1 и расширение класса решаемых задач. Устройство содержит блоки 1 памяти, включающие :банки 2. двухвходовой памяти, входывыходы 3,4 которых соединены соответ- CTBetJHo с магистралью процессора и магистралью входных-выходных устройств , блок 5 управления, регистры 6, 7 номера массива, группы выходов 8,9 которых соединены соответственно с дешифраторами 10, 11 банков памяти первой и второй групп, магистрали 12, 13 процессора 14 и вводновыводные устройства 15. Устройство обеспечивает прямой доступ к многоблочной памяти со стороны вводно-выт водных устройств с автономным от процессора выполнением операций передачи данных. Это позволяет более гибко использовать многоблочную память объема , превьш1ающего адресный .формат процессора. 3 ил. I (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (g1) 4 С 06 F 13/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ф(ОПИСАНИЕ. ИЗОБРЕТЕНИЯ / ::

Н АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

1

L

/ (21) 3835031/24-24 (22) 03.12.84 (46) 30.12.86. Бюл. )) 48 (71) Институт биологической физики АН СССР (72) А.Е.Авраменко и Н.И.Арискин (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

Б .1236493, кл. G 06 F 13/16, 27.11.84.

Авторское свидетельство СССР

1Р 951315, кл. G 06 F 13/06, 1981. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МНОГОБЛОЧНОЙ ПАМЯТИ С ПРОЦЕССОРОМ И ВВОДНО ВЫВОДНЫМИ УСТРОЙСТВАМИ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении систем измерения, управления и обработки данных в реальном масштабе времени .на базе мини(микро) ЭВМ. Целью изобретения является повышение пропускной способности устройства 1 и расширение класса решаемых задач. Устройство содержит блоки 1 памяти, включающие банки 2 двухвходовой памяти, входывыходы 3,4 которых соединены соответственно с магистралью процессора и магистралью .входных-выходных устройств, блок 5 управления, регистры

6, 7 номера массива, группы выходов

8, 9 которых соединены соответственно с дешифраторами 10 11 банков памяти первой и второй групп, магистрали 12, 13 процессора 14 и вводновыводные устройства 15. Устройство обеспечивает прямой доступ к много 2 блочной памяти со стороны вводно-вы-. щ водных устройств с автономным от процессора выполнением операций передачи данных. Это позволяет более гибко С использовать многоблочную память объема, превышающего адресный. формат процессора. 3 ил.

1280645

Изобретение относится к вычислительной технике и может быть использовано при построении систем измерения, управления и обработки данных в реальном масштабе времени на базе мини(микро) ЭВ1Ч. о

Цель изобретения — повышение пропускной способности устройства и расширение класса решаемых задач.

На фиг. 1 показана блок-схема 10 устройства; на фиг. 2 — функциональная схема блока управления; на фиг.3структурная схема банка двухвходовой памяти.

На фиг. 1 показаны блоки 1 памяти, включающие банки 2 двухвходовой памяти, входы-выходы 3 и 4 которьгх соединены соответственно с магистралью процессора и магистралью входных-выходных устройств, блок 5

20 управления, регистры 6 и 7 номера массива, группы выходов 8 и 9 которых соединены соответственно с дешифраторами 10.и 11 банков памяти первой и второй групп, магистрали 12 и 13 процессора 14 и вводно-выводные устройства 15.

Реализация блока 5 управления зависит от типа 3BN организации маги30 страли входных-выходных устройств и может быть различной. В конкретном случае блок 5 управления содержит (фиг. 2) первый узел 16 канальных приемо-передатчиков, дешифратор 17 адреса, счетчик 1 8 текущего адреса, 35 счетчик 19 длины массива, регистр 20 управления, узел 21 канальных передатчиков, узел 22 шинных формирователей, элемент ИЛИ ?3, элементы И 24 и 25 и в-орой узел 26 канальных приемо-передатчиков.

Каждьпк блок 2 двухвходовой памяти содержит (фиг, 3) дешифраторы 27 и

28, элементы И 29-32, триггеры 33 и 34, элементы И 35 и 36, элемент

ИЛИ 37, распределитель 38 импульсов, триггеры 39 и 40, элемент И 41, элемент И-ИЛИ 42, узел 43 памяти, элемент ИЛИ 44 элементы И 45 и 46, узлы 47 и 48 шинных формирователей, элемент ИЛИ 49, Устройство работает следующим образом.

Каждый из банков 2 имеет два управляющих входа, с помощью которых данный банк может быть либо подключен к магистрали 12 процессора 14 и/или . магистрали 13 вводно-выводных устройств 15, либо отключен от обеих магистралей.

В связи с тем, что процессор 14 через свою магистраль 12 может работать одновременно только с определенным количеством банков 2, общая емкость 2 слов которых лежит в пределах формата N адресного слова, а ос.тальные банки 2 при этом не используются, в данном устройстве некоторый набор банков процессор 14 с помощью блока 5 и регистра 7 подключен к магистрали 13. При этом процессор

14, кроме номера массива, передает в блок 5 начальный адрес памяти в пределах выбранного массива в счетчик 18, длину массива в счетчик 19, код режима ввода, вывода (Запись/

/Чтение) и разрешение обмена с вводно-выводными ус-ройствами в регистр 20.

Запись кода в регистр 7, а также занесение начального адреса в счетчик 18, длины массива в счетчик 19 кода режима и разрешения обмена в регистр 20 производится процессором 14 программно, после чего обмен данными между вводно-ныводньп и устройства ми 15 и выбранными банками 2 осуществляется независимо от процессора 14 через информационные входы-выходы 4 блоков памяти и магистраль 13 с помощью блока 5.

Магистрали 12 и 13 в данном конкретном случае могут быть выполнены в соответствии со стандартом "Общая шина". Коды адресов регистров 6 и 7, а также адресов счетчиков 18 и 19 и регистра 20 через узел 16 по шине адреса магистрали 12 поступают на входы дешифратора 17. Дешифрация адресов осуществляется по сигналу синхронизации Сх3 1 при наличии управляющего сигнала "Запись" на шине

3п/Чт 1. Запись содержимого регистров 6 и 7, счетчиков 18 и 19, регистра 20 производится по шине данных магистрали 12 через узел 16 в зависимости от выходных сигналов дешифратора 17, определяемых кодом адреса.

Сигналом СхИ 1 дешифратор 17 уведомляет процессор 14 о завершении операции пересылки данных в блок 5.

После записи содержимого регистра 7, счетчиков 18 и 19 и регистра 20 устройство подготовлено для выполнения обмена данными между блоками 1 и вводно-выводными устройствами 15.

При этом разрешающий потенциал с вы3 12806 хода регистра 20 разблокирует узел 21 и в магистраль 13 поступает начальный адрес памяти и код режима обмена. (Зп/Чт 2).

Подключение вводно--выводных уст5 ройств 15 к магистрали 13 осуществляется с помощью блока 5 в данном случае с использованием стандартного интерфейса для радиального подключения устройств с параллельной переда- 10 чей информации (ИРПР). Обмен информацией между блоком 5 и вводно-выводными устройствами 15 осуществляется по принципу "Запрос-Ответ", причем активным (Задатчиком) всегда являет- 15 ся устройство 15, а блок 1 памяти является исполнителем. Блок 5 выступает в качестве источника в операциях нЧтение" и приемника в операциях "Запись". Элементы И 24 и 25 фор- 20 мируют потенциалы готовности ГИ-И и ГП вЂ” П соответственно источника в операциях "1тение" и приемника в операциях Запись при наличии разрешающего потенциала на выходе регистра 20. 25

Ввод-вывод данных осуществляется через узел 22, прео бра зуюций двунаправленную шину данных магистрали 13 в две однонаправленные шины данных соответственно для ввода и вывода. 30

Шинные формирователи узла 2? разблокируются разрешающим потенциалом с выхода регистра 20 и, в зависимости от уровня ка шине Зп/Чт 2, связывает двунаправленную шину данных магистра — 35 ли 13 либо с шиной ввода, либо с шиной вывода вводно выводных устройств 15.

В операциях нЗаписьн вводное устройство i 5 выставляет информацию на шине данных, стробируя ее сигналом СТР-П, кото- 40

l рый поступает через элемент ИЛИ 23 и узел 26 в магистраль 13 в качестве сигнала синхронизации задатчика

СхЗ ?. После завершения записи слова, поступившего по шине данных па-.

45 мять 1 по магистрали 13 выдает ответный сигнал синхронизации исполнителя СхИ 2, который через узел 26 выдается в виде запроса ЗП П на ввод очередного слова и одновременно увеличивает на 2 содержимое счетчика 18 и уменьшает на 1 содержимое счетчика 19, подготавливая блок 5 цля записи по следующему запросу вводного устройства. 55

В операциях "Чтение" запрос ЗП-И выводного устройства 15 через элемент ИЛИ 23 и у= åë 26 КПП поступает

45 4

B магистра rь 13 в качестнс cиI начd синхронизации СхЗ 2. Б ответ .на шине данных магистрали 13 появляется информация одновременно с сигналом

СхИ 2. Данные на вывод поступают через узел 22, а сигнал СхИ 2 через узел 26 выдается в качестве строба

СТР-И, который уведомляет выводное устройство 15 о том, что информация для него на шинах данных выставлена.

Одновременно содержимое счетчика 18 увеличивается на 2, а содержимое счетчика 19 уменьшается на 1. Выводное устройство 15, разместив предназначенное для кего слово данных, может выставить запрос ЗП вЂ” И на выдачу очередного слова. Таким образом, обмен данными в операциях "Чтение" и нЗапись" происходит по запросам вводно-выводных устройств 15 в асинхронном режиме до тех пор, пока не исчерпается счетчик 19..Когда содержимое его станет равным нулю, сигнал переполнения с его выхода вызовет сброс разрешающего потенциала в регистр 20, что, в свою очередь, вызовет блокировку готовности ГИ-И или ГП вЂ” П и прекращение дальнейшего обмена. Одновременно процессор 14 через прерывание уведомляется о завершении операции обмена.

В качестве примера реализации на фиг. 3 показана структурная схема одного из возможных вариантов банка двухвходовой памяти. Память обеспечивает независимый доступ от двух магистралей в операциях записи и чтения: мультиплексирование адресов и данных на запись, демультиплексирование данных при чтении, приоритетное обслуживание запросов.

Банк двухвходовой памяти работает следующим образом.

Запрос (ЗпЦ1) на выполнение цикла от магистрали 12 процессора 14 или запрос (ЗпЦ2) от магистрали 13 вводных-выводных устройств 15 выполняется после дешифрации со старшим pasрядам адреса установленного в дешифраторах 27 и 28 номера банка памяти.

Необходимым условием восприятия запросов по сигналам Сх31 или Сх32 является наличие потенциалов Выбор 1" или "Выбор 2" от дешифраторов 10 и 11 соответственно. Элементы И 29 и 30 анализируют совпадение перечисленных условий и возбуждают триггеры 33 или 34. Если условия на

1 280fj 4 5

f0 выполнение запросов возникают от двух магистралей одновременно, элементы

И 31 и 32 обеспечивают более высокий приоритет в данном случае запросу от магистрали 12 процессора 14. Возбужденный запрос ЗпЦ1 или ЗпЦ2 поступает на элемент И-ИЛИ 42 и подключает к адресному входу узла 43 шину адреса магистрали 12 или 13 и одновременно через элемент ИЛИ 37 запускает распределитель 38, обеспечивающий требуемую тактировку работы узла 43.

Распределитель формирует на выходах

1-8 перепад потенциалов, существующих на каждом выходе до снятия запроса ЗпЦ1 или ЗпЦ2 на выходе, причем величина интервала между возбуждением запроса и формированием перепада потенциалов на каждом выходе различная. В зависимости от типа применяемого узла 43 памяти используются соответствующие выходы распределителя 38. Общим для всех типов памяти является выдача в конце цикла синхронизирующих импульсов СхИ1, СхИ2 в соогветствующую магистраль с выходом триггеров 39 и 40 и снятие текущего запроса ЗпЦ1 или ЗпЦ2. Снятие запросов в операциях "Запись" происходит в конце цикла, а в операциях Чтение" — после снятия соответствующего

СхИ (СхИ1 или СхИ2). Этот алгоритм реализует элементы И 41, 45, 46.

Шинные формирователи узлов 47 и 48 осуществляют подключение двунаправленной шины данных магистралей 12 и 13 к выходной шине данных узла 43 в операциях нЧтение и выходной шине данных узла 43 в операциях "Запись".

Управление шинными формирователями узлов 47 и 48 производится сигналами

ЗпЦ1, ЗпЦ2, Чт/Зп1, Чт/Зп2.

Таким образом, устройство обеспечивает прямой доступ к многоблочной памяти со стороны вводно/выводных у тройств с автономным от процессора выполнением операций передачи данных. Это позволяет более гибко использовать многоблочную память объема, превышающего адресный формат процессора; повысить по сравнению с известным устройством скорость обмена информацией между памятью, процессором и вводно-выводными устройствами за счет одновременного выполнения операций передачи данных по обеим магистралям; осуществлять по ь мере готовности массивов быстрое подключение (Замещение) комбинаций банков памяти поочередно к процессору и вводным-выводным устройством; достигается строгая регулярность обмена данными с объектом измерения (управления), определяемая только объектом, формирующим запросы на обмен, независимо от процессора.

Формула изобретения

Устройство для сопряжения многоблочной памяти с процессором и вводно-выводными устройствами, соДержащее первый узел канальных приемо-передатчиков, первый вход-выход которого соединен с магистралью процессора, группа выходов соединена с группой входов дешифратора адреса, а вход и выход — соединены соответственно, с первым выходом дешифратора адреса и информационным входом первого регистра номера массива, управляющий вход которого подключен ко второму выходу дешифратора адреса, а группа выходов - к входам дешифраторов банков данных первой группы, выходы которых соединены с первыми входами выборки банка многоблочной памяти, о т л и ч а ю щ е е с я тем, что, З0 с целью повышения пропусной способности устройства, в него введены второй регистр номера массива, вторая группа дешифраторов банков данных, второй узел канальных приемо-передат35 чиков, узел канальных передатчиков, счетчик длины массива, регистр управления, счетчик адреса, два элемента И, элемент ИЛИ и узел шинных формирователей, причем информационные

40 входы регистра управления, счетчика адреса и счетчика длины массива соединены с выходом первого узла канальных приемо-передатчиков и информационным входом. второго регистра номера

45 массива, группа выходов которого соединена с входами дешифраторов банков данных второй группы, выходы которых соединены с вторыми входами выборки банка многоблочной памяти, управляю50 щий вход второго регистра номера массива соединен с третьим выходом дешифратора адреса, четвертый, пятый и шестой выходы которого подключены соответственно, к управляющим входам

55 счетчика адреса, счетчика длины массива и регистра управления, первый разрядный выход которого соединен с разрешающими входами узла каналь—

7 12806 ных передатчиков, узла шинных формирователей, первым входом первого и прямым входом второго элементов И и является входом сигнала прерывания процессора, второй выход, регистра управления соединен с первым информационным входом узла канальных передатчиков, вторым входом первого элемента И, инверсным входом второго элемента И и входом задания направ- 10 ления обмена узла шинных формирователей, вход сброса регистра управления соединен с выходом переполнения счетчика длины массива, вычитающий вход которого соединен с первым вы- !5 ходом второго узла канальных приемо— передатчиков, входами синхронизации ввода и вывода вводно-выводных устройств и суммирующим входом счетчика адреса, выход которого соединен с 20 вторым информационным входом узла ка1

45 8 нальных передатчиков, первый и второй выходы которого, вход-, выход узла шинных формирователей и второй выход и первый вход второго узла канальных приемо-передатчиков соединены через магистраль вводно-выводных устройств с соответствующими входами-выходами многоблочной памяти, второй вхЬд второго узла канальных -приемо-передатчиков соединен с выходом элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами синхронизации ввода и вывода вводно-выводных устройств, выходы первого и второго элементов И и выход и информационный вход узла шинных формирователей соединены соответственно с входами сигналов готовности вывода и ввода, информационными входами и информационными выходами вводно-выводных устройств.

i 280645

Составитель В.Вертлиб

Редактор И.Сегляник ТехредЛ.Сердюкова Корректор М.Самборская

Заказ 7068/55 Тираж 67 1 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5, Ф

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4