Устройство для сопряжения двух магистралей

 

Изобретение относится к области вычислительной техники и может быть использовано в многомашинных и многопроцессорных вычислительных системах. Целью изобретения является повьппение скорости обмена информацией . Цель достигается тем, что в устройство, содержащее два,триггера , генератор импульсов, элемент НЕ, дешифратор зоны, блок памяти, два элемента И и два регистра адреса , введены два коммутатора магистрали , две группы элементов И, второй дешифратор зоны и четыре элемента И. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1 А" (191 (И) (Я) 4 С 06 Г 13/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (56) Патент С(ЧА У 4156923, кл. G 06 F 3/04, 1979.

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3924425/24-24 (22) 27.06,85 (46) 15.01,87. Бюл. В 2 (72) 1О.Т.Криворучко, А,П.Корнуков и В.Е.Бандура (53) 681.325(088.8) Авторское свидетельство СССР

Ф 1012235, кл ° G 06 F 3/04, 1981. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

МАГИСТРАЛЕЙ (57) Изобретение относится к области вычислительной техники и может быть использовано в многомашинных и многопроцессорных вычислительных системах. Целью изобретения является повьппение скорости обмена информацией. Цель достигается тем, что в устройство, содержащее два,триггера, генератор импульсов, элемент

НЕ, дешифратор зоны, блок памяти, два элемента И и два регистра адреса, введены два коммутатора магистрали, две группы элементов И, второй дешифратор зоны и четыре элемента И. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах. 5

Цель изобретения — повышение скорости обмена информацией устройства.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — времен в 10 ные диаграммы управляющих сигналов дх я случая органиэации магистралей согласно ОСТ 11.305.903-80.

Устройство содержит блок 1 памяти, коммутаторы 2 и 3 магистралей, 15 регистры 4 и 5 адреса, блок 6 коммутаторов, состоящих из денифраторов 7 и 8 зоны, генератора 9 импульсов, триггеров 10 и 11, элементов

И 12 и 13 первой и второй групп, 20 первого 14, третьего 15, пятого 16, второго 17, четвертого 18 и шестого

19 элементов И и элемента НЕ 20.

На чертеже показаны шины 21, 22 и

23, 24 чтения и записи первой и вто- 25 рой магистралей, информационно-адресные шины 25 и 26, шины 27 и 28 управления обменом и шины 29 и 30 ответа первой и второй магистралей.

Устройство работает следующим 30 образом.

Во время функционирования обоих внешних устройств (процессоров) в регистры 4 и 5 заносятся коды адресов по фронтам импульсов "Обмен" на шинах 27 и 28 с каждым появлением в магистралях адресных кодов. При появлении адреса, совпадающего с зоной адресов блока 1 памяти, например, в регистре 4, дешифратор 7 вы- 40 дает сигнал, который удерживается на входе триггера 10 до тех пор, пока не изменится содержимое регистра

4. Срабатывание триггера 10 происходит по фронту импульса, поступаю- 45 щего с выхода генератора 9. При срабатывании триггера 10 на вход сброса триггера 11 с выхода триггера 10 поступает сигнал блокирующего сброса, при наличии которого триггер 11 не 50 может срабатывать по синхровходу.

Блокировка триггера 11 поддерживается до тех пор, пока присутствует сигнал с дешифратора 7. После снятия этого сигнала триггер 10 очередным 55 управляющим фронтом импульса с тенеpampa 9 сбрасывается и блокировка триггера 11 снимается. Частота генератора 9 устанавливается такой, чтобы

81 2 ее полупериод был в несколько раз больше длительности переходных процессов при переключении устройства, т,е. чтобы не возникла критическая ситуация во время переходных процессов в момент переключения. Одновременно срабатывание триггеров 10 и исключено, так как на их синхровходах сигналы от генератора 9 инверсны. Таким образом, приоритет при одновременном обращении внешних устройств случайный.

В момент срабатывания триггера

l0 открывается коммутатор 2. При этом направление передачи коммутатора 2 определяется наличием одного из внешних сигналов "Чтение" или "Запись .

Эти внешние импульсы управляют режимом работы блока 1, т.е. в двунаправленной магистрали либо появляется слово для записи в блок 1, либо слово читается из блока 1 и поступает на магистраль, I

Адрес в блок 1 поступает через элементы 1 2 (1 3) из регистра 4 (5) .

Например, при включении триггера 10 адрес в блок l поступает через элементы И 12, а управляющие сигналы, определяющие режим работы блока 1 (" Чтение или "Запись" ), через элементы И 14 или 15. Элемент И 16 управляет поступлением на нину 29 первой магистрали сигнала синхронизации из памяти (Ответ"), который несет информацию об окончании обращения к памяти. Во вторую магистраль, обращение которой блокировано, сигнал "Ответ" не поступает и обмен с памятью 1 задерживается до окончания обращения устройства первой магистрали.

Формула изобретения

Устройство для сопряжения двух магистралей, содержащее блок памяти, первый и второй регистры адреса, информационные входы которых соединены соответственно с адресно-информационными нинами первой и второй магистралей, первый и второй триггеры, генератор тактовых импульсов, выход которого соединен с синхровходом первого триггера и через элемент

HE с синхровходом второго триггера, вход сброса и выход которого подключены соответственно к выходу и входу сброса первого триггера, информационным входом соединенного с выхоI? 8378! дом дешифратора зоны, два элемента

И, управляющие входы которых соединены соответственно с выходами первого и второго триггеров, о т л ич а ю щ е е с я тем, что, с целью повышения скорости обмена информацией, в него введены два коммутатора магистрали, две группы элементов

И, второй дешифратор зоны и четыре элемента И, причем выход второго де- 10 шифратора зоны соединен с информационным входом второго триггера, входы первого и второго дешифраторов зоны подключены соответственно к выходам первого и второго регистров. 15 адреса и информационным входам элементов И первой и второй групп, выходы которых соединены с группой адресных входов блока памяти, группа информационных входов — выходов 20 которого соединена с первыми группами информационных входов-выходов первого и второго коммутаторов магистрали, вторые группы информаци— онных входов-выходов которых под- 25 ключены соответственно к адресноинформационным шинам первой и второй магистралей, а разрешающие входык выходам первого и второго тригге— ров и управляющим входам элементов 30

И первой и второй групп, выходы первого и второго элементов И соединены с входом чтения блока памяти, а информационные входы IlepHoro H второго элементов И вЂ” с шинами чтения первой и второй магистралей и первыми входами направления обмена первого и второго коммутаторов магистрали, выходы третьего и четвертого элементов И соединены с входом записи блока памяти, а информационные входы — с шинами записи первой и второй магистралей и вторыми входами направления обмена первого и второго коммутаторов магистрали, синхронизирующий выход блока памяти подключен к информационным входам пятого и шестого элементов И, выходы которых соединены с шинами ответа первой и второй магистралей, управляющие входы элементов И первой группы и третьего и пятого элементов И соединены с выходом первого триггера, управляющие входы элементов И второй группы и четвертого и шестого элементов И соединены с выходом второго триггера, синхровходы первого и второго регистров адреса соединены с шинами управления . обменом первой и второй магистралей.

l28378l

ШюиБ/

Z5;26

lDaesi

27,О

Шина

2f,Л

Ш МБ/

2У,О

Шаи|

25;Ж

ИОНЫ

27,28 !

Due@

82, 24

Dill/

2У,ЗО

Составитель В.Вертлиб

Редактор Л. Пчолинская Техред Л. Олейник Корректор Н,Король

Заказ 7443/48 Тираж 670 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рау пская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул, Проектная, 4