Арифметическое устройство по модулю

 

Изобретение относится к области бычислительной техники и может быть использовано при построении быстро- . действующих многоразрядных вычислительных устройств в позиционно-остаточной системе счисления. Цель изобретения - уменьшение объема оборудования . Поставленная цель достигается тем, что устройство, содержащее квадратор, три коммутатора, модульный сумматор, два регистра операнда, содержит четыре промежуточных регистра , блок элементов И, три депифратора кода системы остаточных классов в унитарньш код и блок микропрограммы управления с соответствукжщми связями. 1 з.п. ф-лы, 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (И) (51)4 G 06 F 7 72

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм изОБРетений и OTHpblTPM

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ использовано при построении быстро-, действующих многоразрядных вычислительных устройств в позиционно-остаточной системе счисления. Цель изобретения — уменьшение объема оборудования. Поставленная цель достигается тем, что устройство, содержащее квадратор, три коммутатора, модульный сумматор, два регистра операнда, содержит четыре промежуточных регистра, блок элементов И, три дешифратора кода системы остаточных классов в унитарный код и блок микропрограммы управления с соответствующими связями. 1 з.п. A-лы, 6 ил. (21) 3921935/24-24 (22) 26.06.85 (46) 23.01.87. Бюл. У 3 (72) В.Г.Евстигнеев, В.С.Станков, С.А.Кудрявцев, А.Н.Кошарновский и А.В.Амирханов (53) 681. 3 (088.8) (56) Авторское свидетельство СССР

N 88 1745, кл. С 06 F 7/72, 1980.

Авторское свидетельство СССР

У 1120325, кл. G 06 Р 7/72, 1983. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ПО

ИОЛУЛВ (57) Изобретение относится к области вычислительной техники и может быть

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 1285468 2

Изобретение относится к вычисли- 31 местного управления, выходы 66-72 тельной технике и может быть исполь- блок 31 местного управления. . зовано при построении быстродейству- Блок 19 микропрограммного управющих многоразрядных вычислительных ления содержит выходы 73-91. устройств в позиционно-остаточной 5 В алгоритмах выполнения операций системе счисления ° (фиг.4-6) нумерация соответствует фиг. 1-3.

Цель изобретения — уменьшение В основу работы арифметического объема оборудования. устройства по модулю положено предНа фиг. 1 представлена схема ариф 10 ставление операнда а и Ь; в коде метического устройства по модулю; на СОХ по совокупности из и оснований фиг. 2 — схема модульного сумматора; на фиг. 3 — схема блока местчого уп-,Р таких чт" Ч " в равления;, на фиг. 4 — алгоритм операции сложения на фиг. 5 — алгоритм 15

t °

t g t ° ° ° t П (1) операции вычитания; на фиг. 6 — алгоритм операции умножения. ь; = (p,, р,,..., я„ ); .

Арифметическое устройство по модулю (фиг. 1) содержит вход 1 "Сло- 20 жение" устройства, регистры 2 и 3 . операнда, вход 4 "Вычитание" устройства, блок 5 элементов И, вход 6

"Умножение" устройства, квадратор 7, промежуточные регистры 8-11, коммута-25 торы 12 и 13, дешифраторы 14-16 кода системы остаточных классов в унитарный код, коммутатор 17, модульный сумматор 18, блок 19 микропрограммного управления, входы 20 и 21 опе- 30 рандов устройства, вход 22 переноса устройства, выход 23 результата устройства, выход 24 переноса устройства. сИодульный сумматор 18 (фиг. 2) содержит группу 25 матриц элементов

И, группу 26 блоков элементов ИЛИ, блок 27 формирования переноса, группу блоков 28 шифрации. унитарного кода в код. системы остаточных классов, у0 выходы 29 и 30 переноса и распространения переноса 27 формирования переноса, блок 31 местного управления, группу 32 коммутаторов, группу 33 регистров, информационные входы 34 и 35 модульного сумматора 18, вход

36 разрешения формирования модуля модульного сумматора 18, вход 37 установки модульного сумматора 18, входы 38 и 39 разрешения формирования переноса и разрешения выдачи переноса модульного сумматора 18, тактовый вход 40 и вход 4 1 сброса модульного сумматора 18.

Блок 31 местного управления (фиг. 3) содержит элементы НЕ 42-45, элемент ИЛИ 46, элементы И 47-55, элементы ИЛИ 56-60, триггер 6 1, элементы И 62 и 63, входы 64 и 65 блока

Структура устройства выбрана из учета того, что предлагаемое устройство может быть использовано в качестве разрядного процессора в многоразрядном q-ичном вычислительном устройстве. Ilo этой причине предлагаемое устройство при выполнении операций сложение-вычитание формирует перенос f. в старший q-ичный разряд и учитывает сигнал переноса f;, иэ мпадшего о-ичного разряда, а при выполнении операции умножения формирует младший (с весом q ) и старший (с весом q ) разряды произведения.

Операция сложения выполняется по правилу работы полного q-ичного сумматора а+b+ f.;,, если а; +b+ f ñq

C;= а;+ b. + f;, — q,åñëè а;+ b;+ f;.,q (2) при этом i — номер q-ичного разряда

t в котором используется предлагаемое устройство.

Операция вычитания выполняется как операция сложения прямого кода положительного операнда и дополнительного кода отрицательного операнда.

Алгоритм формирования дополнительного кода х, операнда х, выполняется по правилу q — 1х(;, если i = О (с — llxl;, если i 0

Операция умножения в предлагаемом устройстве выполняется по известной формуле (а+ b ) (а -b ) а ° b

4 4 (4)

1 т

=с;»q +c;q

1285468

Достоинством формулы (4) является то, что она не требует квадратичного диапазона для представления произведен я. Для вычисления произведения вводятся следующие обозначения (при

= 0): с=а+Ь,d=а — Ь (5) с /4 = cq + сq, Р/4 = d q + d q

Дешифратор 16 преобразует код системы остаточных классов в дополнительный унитарный код согласно (3).

Модульный суммАтор 18 представляет собой полный q-ичный ноэиционноостаточный сумматор на три нхода,работающий в соответствии с (2).

В основу работы модульного сумматора положено следующее.

При сложении цифр в каждом разряде образуются величины

2=а,+Ь,,K+ 1, K q, +1-qp (7) одна из которых передается на выход через коммутаторы 32 группы. Кроме того, для вычисления модуля отрицательного числа необходимо, чтобы в

1 каждом разряде формировалась величина q — при i = О и величина q —1»K.npu i О, В блоке 27 формирования переноса формируется перенос ч и сигнал рас1 пространения переноса v; согласно следующим правилам:

О, если g c ч

1, если

О, если,5 ф

1, если (8) В блоке 31 местного управления ао анализу величин v;, v; и входного.аЪ = (с,+d )q+ (с+d ) q (6), d, и c, d — старшие H апФ шие q-ичные разряды, формируемые на выходе квадратора 7.

Каждый из регистров 2,3 и 8-11 состоит из и подрегистров по соответствующим основаниям СОК.

Квадратор 7 представляет собой .одновходовую таблицу и может быть выполнен как блок постоянной памяти..переноса f, в зависимости от значений на управляющих входах 36-39 формируются на выходах .66-72 соотретстненно значения f (Е),f (Z+t), 5 f (Z.-q), f (X+t-q), f (ф — X), f (Z-q) э

Г(Е+1,Е+1-q).Óêàçàííûå значенияобеспечивают передачучерез коммутаторы32 группы действительного значения результата.

Блок 27 формирования переноса может быть реализован согласно (8) в виде постоянной памяти или комбина,ционным, Каждый из блоков 28 шифрации унитарного кода н код системы остаточных классов группы формирует на своих выходах с ервого по пятый соответственно двоичный код величин K.

2+1,2 -q K +t-q, q- 2 по соответствующим основаниям системы остаточных классон.

Арифметическое устройство по моду25 лю работает следующим образом.

Сложение (а+Ь) выполняется в соответствии с блок-схемой микропрограммы, представленной на фиг. 4. По вхои ду а+Ь .подается сигнал, устанавли30 нающий блок 19 управления в режим сложения. По этому сигналу, например, счетчик микрокоманд может быть установлен на начальный адрес, соответствующий данной микропрограмме. Затем подачей сигнала "Пуск" запускается внутренний генератор тактовых импульсов блока 19, переключающий каждым импульсом счетчик микрокоманд в новое (следующее) состояние. Выход

40 счетчика микрокоманд является адресным входом памяти микрокоманд, выдающей н каждом такте новую совокупность управляющих сигналов, которые поступают на соответствующие выходы

45 блока 19.

В первом такте операнды а и Ь.

1 1 заносятся соответственно в регистры

2 и 3, сбрасываются в нулевое состояние регистр 33 сумматора 18 (фиг.2)

50 и триггер 61 (фиг.3).

Во втором такте коммутаторы 12 и

13 пропускают через свои первые инФ формационные входы на выход операнды а; и Ь;, а коммутатор 17 через первый информационный вход результат дешифрации дешифратором 15 кода С0К операнда Ь; на соответствующие информационные входы модульного сумматора 18.

12854

В третьем такте работает модульный сумматор 18, результат которого записывается в регистр 33 (сумма) и выда— ется на выход 24 переноса устройства.

На этом выполнение операции сложения заканчивается.

Вычитание (а-Ь) выполняется в соответствии с блок-схемой микропрограммы, представленной на фиг. 5, из которой видно, что эта операция выполняется аналогично операции сложения с той лишь разницей, что во втором такте операнд Ь; пропускается через дешифратор 16, преобразующии его в дополнительный код, и передается на сумматор 18 через второй информационный вход мультиплексора 17.

Умножение (а b ) выполняется в соответствии с блок-схемой микропро- 2р граммы, представленной на фиг. 6. По входу "a Ь" подается сигнал, устанавливающий счетчик микрокоманд блока 19 в соответствующее данной операции начальное состояние (адрес), пос- 25 ле чего подается сигнал "Пуск" аналогично предыдущим операциям.

В первом такте операнды а, и д; заносятся соответственно в регистры

2 и 3, сбрасываются в нулевое состоя- 30 ние регистр 33 сумматора 18 (фиг.2) и триггер 61 (фиг.3). Кроме того, на блок 31 местного управления сумматора 18 (фиг.3) поступает сигнал (на вхсд 36) "Модуль", который снимается только в десятом такте (фиг.6) работы устройства.

Во втором такте коммутаторы 12,13 и 17 пропускают через свои первые информационные входы операнды а и b; 4p на соответствующие информационные входы модульного сумматора 18 °

В третьем такте работает модульный сумматор 18 (прч f.;, = 0 и f., = О), результат которого записывается в ре- 45 гистр 33.

В четвертом и пятом тактах работает квадратор 7, на который поступает величина а;+ Ъ; с выхода регистра 33 через элементы И 5.

В пятом такте коммутаторы 12, 13 и 17 пропускают через свои первые и соответственно вторые информационные входы на выход операнды а, и Ъ, на соответствующие информационные входы модульного сумматора 18.

В шестом такте с выходов квадратора 7 величины с и с (выражения (5) и (6) заносятся в регистры 8 и 9 со68 6 ответственно. 0днокременно работает модульный сумматор 18, образуя сумму а,+ b ! 1

Б седьмом такте результат модульного сумматора 18 заносится в регистр

33, триггер 61 сбрасывается в нуль (в нем возможно был сигнал f; переноса) и начинает работать квадратор

7, на вход которого поступает величина а,+b; с выхода регистра 33 через блок 5 элементов И.

В восьмом такте продолжает работать квадратор 7.

В девятом такте с выходов квадратора 7 величины d, и d (выражения (5) и (6) заносятся в регистры 10 и 11 соответственно.

В десятом такте коммутаторы 12, 13 и 17 пропускают через свои третьи и соответственно второй информационные входы величины с, d и 3 о о о (с регистров 9 и 11) на соответствующие информационные входы модульного сумматора 18, В одиннадцатом такте работает модульный сумматор 18 (при f;, =О),,результат которого записывается в регистр 33. Это — младший разряд произведения.

В двенадцатом такте коммутаторы

12, 13 и 17 пропускают через свои вторые и соответственно второй ин-, 1 формационные входы величины с, d

У

1и d,. (с регистров 8 и 10) на соот ветствующие информационные входы модульного сумматора 18. Кроме того, сигнал внутреннего переноса с триггера 6 1 (фиг.3) через элементы И 47 и ИЛИ 46 поступает на вход f;, блока 31 местного управления.

В тринадцатом такте работает модульный сумматор 18, результат которого записывается в регистр 33.Это старший разряд произведения. На этом выполнение операции умножения заканчивается.

Формула изобретения

1. Арифметическое устройство по модулю, содержащее квадратор, три коммутатора, модульный сумматор, два регистра операнда, причем входы операндов устройства соединены соответственно с информационными входами первого и второго регистров операн; да, выход переноса модульного сумматора является выходом переноса устройства, о т л и ч а ю щ е е с я

1285468 тем, что, с целью уменьшения объема оборудования, оно содержит четыре промежуточных регистра, блок элементов И, три дешифратора кода системы остаточных классов в унитарный код и блок микропрограммного управления, причем выход блока элементов И соединен с входом квадратора, старшие и младшие разряды выхода которого соединены соответственно с информа- 10 ционными входами первого и второго промежуточных регистров, выходы первого регистра операнда, первого и второго промежуточных регистров соединены соответственно с первым, вто- 15 рым и третьии информационными входами первого коммутатора, выход которого соединен с входом первого дешифратора кода системы остаточных классов в унитарный код, старшие и млад- 20 шие разряды выхода квадратора соединены соответственно с информационными входами третьего и четвертого проI межуточных регистров, выход второго регистра операнда, выходы третьего 25 и четвертого промежуточных регистров соединены соответственно с первым, вторым и третьим информационными входами второго коммутатора, выход которого соединен с входами второго 30 и третьего дешифраторов кода системы остаточных классов в унитарный.код, выходы которых соединены соответственно с первым и вторым информационными входами третьего коммутатора, выход которого и выход первого дешифратора кода системы остаточных классов в унитарный код соединены соответственно с первым и вторым информационными входами модульного сум- щ матора, вход переноса устройства соединен с входом переноса модульного сумматора, выход суммы которого явля ется выходом результата устройства и соединен с информационным входом 45 блока элементов И, входы "Пуск", "Сложение", "Вычитание" и "Умножение" устройства соединены соответственно с входами с первого по четвертый блока микропрограммного управления, выходы с первого по девятнадцатый которого соединены соответственно с входами разрешения приема второго и первого регистров операнда, управляющим входом блока элементов

И, входами разрешения приема третьего и первого промежуточных регистров, первым, вторым и третьим управляющими входами первого коммутатора, первым, вторым и третьим управляющими входами второ го коммутатора, первым и вторыми управляющими входами третьего коммутатора, входами разрешения формирования модуля, установки, разрешения формирования переноса, разрешения выдачи переноса модульного сумматора, тактовым входом и входом сброса модульного сумматора, входы разрешения приема первого и третьего промежуточных регистров соединены соответственно с входами разрешения приема второго и четвертого промежуточных регистров.

2 Устройство йо п.1, о т л и ч а ю щ е е с я. тем, что модульный сумматор содержит группу матриц элементов И, группу блоков элементов

ИЛИ; блок форьжрования переноса, группу блоков шифрации унитарного кода в код системы остаточных классов, группу коммутаторов, группу регистров и блок местного управления, содержащий четыре элемента НЕ, одиннадцать элементов И, шесть элементов ИЛИ и триггер, причем первый. и второй.информационные входы модульного сумиатора соединены соответственно с первым и вторым входами матриц элементов И группы, выходы которых соединены с входами соответствующих блоков элементов ИЛИ группы, выходы которых соединены с входами соответствукнцих блоков шифрации унитарного кода в код системы остаточных классов группы и соответственно с входаии блока формирования переноса, выходы блоков шифрации унитарного кода в код системы остаточных классов группы соединены соответственно с информационными входами соответствующих коммутаторов группы, выходы которых являются выходом суммы модульного сумматора, тактовый вход и вход сброса модульного сумматора соединены соответственно с входами приема информации и с входами сброса группы, вход разрешения формирования модуля модульного сумматора, выходы переноса и рас-. пространения переноса блока формирования переноса соединены соответственно с входами первого, второго и третьего элементов НЕ блока местного управления, первый вход первого элемента ИЛИ и нулевой вход триггера которого соединены соответственно с

1285468 входом переноса и с входом установки модульного сумматора, входы разрешения формирования переноса и разрешения выдачи переноса которого соединены соответственно с первыми входами первого и второго элементов И блока местного управления, выход второго элемента И которого является выходом переноса модульного сумматора, выход второго элемента ИЛИ блока местного 1О управления соединен с первыми управляющими входами коммутаторов группы, выходы третьего и четвертого элементов И, третьего элемента ИЛИ, пятого элемента И блока местного управления соединены соответственно с управляющими входами с второго по пятый ком.мутаторов, кроме первого, группы, выходы. четвертого и пятого элементов

ИЛИ блока местного управления соединены соответственно с вторым и третьим управляющими входами первого коммутатора группы, причем в блоке местного управления вход первого элемента НЕ соединен с первыми входами пятого и шестого элементов И, вход второго элемента HE соединен с вторым входом шестого, первыми входами четвертого, седьмого и восьмого

1 элементов И, вход третьего элемента

НЕ соединен с вторым входом восьмого, с первыми входами девятого и десятого элементов И, выход первого элемента ИЛИ соединен с входом четвертого ,элемента НЕ, с первым входом третье- 35

ro с вторыми входами седьмого, девятого и десятого элементов И, выход первого элемента HE соединен с третьими входами восьмого, девятого, седьмого, десятого, с вторыми входами третьего и четвертого и с первым входом одиннадцатого элементов И, выход второго элемента НЕ соединен с вторыми входами пятого, одиннадцатого и с третьим входом третьего элементов И, выход третьего элемента НЕ соединен с четвертым входом третьего и с третьим входом четвертого элементов И, выход четвертого элемента НЕ соединен с четвертым входом четвертого и с третьим входом одиннадцатого элементов И, выходы шестого и одиннадцатого элементов И соединены

I соответственно с первым и вторым входами второго элемента ИЛИ, выходы седьмого и десятого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы второго элемента ИЛИ и четвертого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выходы третьего элемента И и третьего элемента ИЛИ соединены соответственно с первым и вторым входами пятого элемента ИЛИ, выходы восьмого и девятого элементов

И соединены соответственно с первым и вторым входами шестого элемента

ИЛИ, выход которого соединен с еди-. ничным входом триггера, инверсный выход которого соединен с вторыми входами второго и первого элементов

И, выход первого элемента И соединен с вторым входом первого элемента ИЛИ, 12854б8

Фиг.1

1285468! 285468

79

73

91

87

78

81

) 285468

79

82

85 яя

Составитель А. Клюев

Редактор Е.Папп Техред А.Кравчук Корректор М.Лемчик Заказ 7526/51 Тираж 670 Подписное

RHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4