Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано в качестве байтового умножителя для ЭВМ, работаюпщх в позиционноостаточной система счисления (ПОС) Цель изобретения - расширение функци-; ональных возможностей за счет формирования устройством округленного произведения . Устройство содержит сумматор по модулю S, два вычитателя по модулю S, два квадратора, два квадр.З тора поправок, дополнительный сумматор , блок сравнения с константой, сумматор, формирующий сумму, увеличенную на единицу, сумматор, формирующий , уменьшенную на единицу, и коммутатор. В устройстве результат перемножения S-ичных чисел а и Ь вычисляется по формуле ab(a+b)2/4- (a-b)2/4. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) (s)) 4 С 06 Р 7/72 7/52 .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ/ : .

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3926648/24-24 (22) 20.05.85 (46) 07.12.86;-Бюл. Р 45 .(72) В.Г.Евстигнеев, О.В.Евстигнеева, А.Н.Кошарновский и А.Е.Канаев (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Ф 1 111160, кл. G 06 F 7/72, 1982.

ТИИЭР, т. 68, Р 4, 1980, с. 114116, рис. 3. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

:(57) Изобретение относится к вычислительной технике и может быть использовано в качестве байтового умножителя для ЭВМ, работающих в позиционноостаточной системе счисления (ПОС) .

Цель изобретения — расширение функциональных воэможностей за счет формирования устройством округленного произведения. Устройство содержит сумматор по модулю S, два вычитателя до модулю S, два квадратора, два квадра тора поправок, дополнительный сумматор, блок сравнения с константой, сумматор, формирующий сумму, увеличенную на единицу, сумматор, формирующий сумму, уменьшенную на единицу, и коммутатор. В устройстве результат перемножения S-ичных чисел а и Ь вычисляется по формуле а Ь=(а+Ь) /4-(а-b) /4, 1 ил.

1275440

Изобретение относится к вычислительной технике и может быть использовано в качестве байтового умножителя для ЭВИ, работающих в позиционноостаточной системе счисления (ПОС) °

Цель изобретения — повышение точности результата.

На чертеже представлена структурная сМема устройства для умножения.

Устройство содержит сумматор 1 по модулю S, первый вычитатель 2 по модулю S входы 3 и 4 первого и второго операндов устройства, первый и второй квадраторы 5 и 6, второй вычитатель

7 по модулю S первый и второй квадраторы поправок 8 и 9, дополнительный сумматор 10, блок 1! сравнения с константой, блок 12, формирующий сумму, увеличенную на единицу, блок 13, формирующий сумму, уменьшенную на единицу, коммутат6р 14, вход 15 константы устройства, выход 16 результата устройства.

При перемножении двух S-ичных сомножителей вида А=а,- S и В=Ъ| S получается результат С=с, Я +С, S ,где S — основание системы счисления, (n+m)-разрядное $-ичное произведение может быть округлено на любое m количество S-ичных разрядов. При этом величина отбрасываемой части равна

>X „p S (t S; ifÕ -S при

n=1, m=1.

Величина погрешности округления в среднем уменьшится, если воспользоваться информацией о величине отбрасываемой (прибавляемой) части.

В устройстве используется алгоритм перемножения Я-ичных цифр (а+Ь) (a-Ъ)

4 4

При этом погрешность определяется отбрасываемым членом д Х„, и равна а Ъ=(С, Я +С, S )-(<1< S +й S )=

=(С, -d, S +(С -с1 )- $ ось р

Эту погрешность в среднем можно уменьшить за счет введения анализатора величин С< и d

Разделим йнтервал изменения величин С и dz на К частей, тогда блок

11 на своих входах формирует три сигнала

О, если Ifl cK/2

С= +1, если Ifl>K/2

-1, если If! с-K/2, которые с его первого, второго и третьего выходов соответственно поступают на управляющие входы коммутатора

14, с помощью которого на выход 16 устройства передается величина либо

С,-d!, либо С,-d +1, либо С -d 1.

Устройство работает следующим образом.

Первый а и второй Ь операнды поступают на входы сумматора 1 по модулю

S и первого 2 вычитателя по модулю S. !

О С первого и второго квадраторов поправок величины С и d поступают на входы сумматора 10 поправок, который формирует величину поправки f.

В блоке 11 величина f сравнивается !

5 с константой К/2, в результате чего на выходах его формируется один из сигналов С=О, С=+1 и C=-1. Эти сигналы блока 11 сравнения с константой управляют работой коммутатора 14.

20 Устройство может быть реализовано на ППЗУ.

Обозначим: Х- адресная часть ППЗУ;

Y информационная часть

ППЗУ, тогда алгоритмы прошивки ППЗУ для блока 1:

Ур. =-(Хр +Хр )р, Хр Хр 6 (О,Р -1), где Хр — двоичный код остатка one-.

J ранда по основанию СОК Р„;

30 Хр — двоичный код остатка опе-! ранда по основанию СОК P для блока 2:

3 а ь а

У. =(Хр -Хр ), Xp, Хр E(О,Р -1); для блока 5:

4 J /Я р, где Х=ХР,11 Хр2 11...

11 Хр„, где Pqg — ближайшее целое, не превосходящее Q

11 — операция сцепления, Х=(Х,, Х ° ° ° Хп) E (Оэ 2$) для блока 6:

ГХ2 Ур; = ($-1 4 1 /S) p;, т. е. образование

45 дополнения до

Блоки 8 и 9 должны выдавать номер интервала, который кодируется малоразрядным двоичным кодом; для блоков 8 и 9:

50 у = -- у

Блоки 12 и t3 могут быть выполнены как матричные сумматоры.

Формула изобретения

Устройство для умножения, содержащее сумматор по модулю $, два вычита1275440

Составитель Н.Маркелова

Техред В.Кадар Корректор В,Бутяга

Редактор,.В.Иванова

Заказ 6562/41 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/4

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 теля по модулю S, два квадратора, причем первый информационный вход сумматора по модулю S является входом первого операнда устройства и соединен с входом уменьшаемого первого вы- 5 читателя по модулю S вход вычитаемого которого соединен с вторым информационным входом сумматора по модулю

S и является входом второго операнда устройства, выходы сумматора по моду- 10 лю S и первого вычитателя по модулю

S соединены с информационными входами соответственно первого и второго квадраторов, выходы которых соедине-ны соответственно с входами уменьшае- 5 мого и вычитаемого второго вычитателя, о т л и ч а ю щ е е с я тем, что, с целью повышения точности результата, в него введены два квадратора поправок, дополнительный сумма- 20 .тор, блок сравнения с константой, блок, формирующий сумму, увеличенную на "1", блок, формирующий сумму, уменьшенную на "1", и коммутатор, причем выходы младших разрядов сумма- тора по модулю S и первого вычитателя по модулю S соединены с входами соотнетственно первого и второго квадраторов поправок, выходы которых соединены соответственно с первым и вторым информационными входами дополнительного сумматора, выход которого соеди нен с первым входом блока сравнения с константой, выходы больше", нменьше" или "равно" которого соединены соответственно с первым, вторым и третьим управляющими входами коммутатора, первый, второй и третий инфор мационные входы которого соединены соответственно с выходами второго вычитателя по модулю $ блока, формирующего сумму, увеличенную на "1", и блока, формирующего сумму, уменьшенную на "1", первый и второй информационные входы блока, формирующего сумму, увеличенную на "1", соединень| с первым и вторым информационными входами блока, формирующего сумму, уменьшенную на "1", и соединены с выходами соответственно первого и второго квадраторов, второй входблока сравнения является входом константы устройства, выход коммутатора яв:ляется выходом результата устройства.