Устройство для воспроизведения запаздывающих функций

 

Изобретение относится к автоматике и вычислительной технике и может найти применение, в частности , в моделирующих гибридных вычислительных системах. Цель изобретения - повышение динамической точности воспроизведения функций переменного запаздывания. Поставленная цель достигается за счет введения сумматора , двух элементов ИЛИ, второго регистра и соответствующих связей. Устройство позволяет повысить динамическую точность формирования запаздывающих функций за счет обеспечения режима расширения динамического диапазона задержки по мере накопления данных в предыстории процесса (дискретных отсчетов входной функции) в блоке оперативной памяти . 1 ил. (Л

СООЭ СОВЕТСКИХ

РЕСГ1УВ ЛИК (59 4 С 06 G 7/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3939501/24-24 (22) 02.08.85 (46) 23.01.87. Вюл, В 3 ,(72) С.В.Казинов (53) 681.3 (088.8) (56) Авторское свидетельство СССР

Ф 1157552, кл, G 06 G 7/26, 1983.

Авторское свидетельство СССР

N 1107293, кл. Н 03 К 13/02, 1982. (54) УСТРОЙСТВО ДЛЯ ВОСПРОИЗВЕДЕНИЯ

ЗАПАЗДЫВАЮЩИХ ФУНКЦИЙ (57) Изобретение относится к автоматике и вычислительной технике и может найти применение, в частности, в моделирующих гибридных вычис„.SU 1285493 А 1 лительных системах. Цель изобретения — повьппение динамической точности воспроизведения функций переменного запаздывания. Поставленная цель достигается за счет введения сумматора, двух элементов ИЛИ, второго регистра и соответствующих связей.

Устройство позволяет повысить динамическую точность формирования запаздывающих функций за счет обеспечения режима расщирения динамического диапазона задержки по мере накопления данных в предыстории процесса (дискретных отсчетов входной функции) в блоке оперативной памяти. 1 ил.

12854

Изобретение относится к автоматике и вычислительной технике и может найти применение, в частности, в моделирующих гибридных вычислительных системах.

Цель изобретения — повышение динамической точности воспроизведения функций переменного запаздывания.

На чертеже приведена функциональная схема устройства для воспроизведения запаздывающих функций.

Устройство содержит аналого-цифровой преобразователь 1, блок 2 оперативной памяти, первый 3 и второй

4 регистры, цифроаналоговый преобразователь 5, счетчик 6, сумматор 7, адресный мультиплексор 8, генератор

9 тактовых импульсов, формирователь

10 импульсов, первый 11 и второй 12 элементы ИЛИ, элемент И 13, первый

14 и второй 15 триггеры, вход 16 задания начальных условий устройства, вход 17 задания кода задержки функции устройства, вход 18 управления установкой начальных условий устройства, вход 19 запуска устройства и вход 20 останова устройства.

Устройство работает следующим образом.

15

25

В начальном состоянии триггер 14 сигналом с входа 20 останова сброшен в нулевое состояние. Выходной сигнал триггера 14 при этом запрещает работу генеРатоРа 9 и удерживает Уле 35 вом состоянии счетчик 6 и триггер 15, Перед запуском устройства на вход

18 подается импульс установки начальных условий. Этот импульс обнуляет регистр 4, предназначенный для хра- 40 нения текущего значения кода времени запаздывания, и поступает через элемент ИЛИ 11 на вход запуска аналогоцифрового преобразователя 1.

Преобразователь 1 формирует кодо- 45 вый эквивалент начального условия, поступающего на аналоговый вход 16 устройства, и передает его на информационный вход блока 2 оперативной памяти. По переднему фронту импульса окончания преобразования выполняется запись кода начального условия в блок 2 по нулевому адресу, поступающему на адресный вход блока 2 с выхода счетчика 6 через адресный мультиплексор 8.

Задний фронт импульса окончания преобразования переводит блок 2 оперативной памяти в режим чтения дан93 2 ных. В этот момент времени на выходе формирователя 10 появляется импульс, который блокирует изменение содержимого регистра 4 по входу запрета записи (подает запирающий сигнал на вход разрешения записи регистра 4, например, с помощью элемента НЕ, подключенного к этому входу), переводит мультиплексор 8 в режим передачи на адресный вход блока 2 выходного кода сумматора 7 и поступает на первый вход элемента И 13.

При этом выходной код сумматора равен нулю и на его выходе переноса присутствует единичный сигнал, поступающий через элемент ИЛИ 12 на второй вход элемента И 13. В результате в регистр 3 записан код из нулевой ячейки блока 2 оперативной памяти, т.е. код начального условия.

Перевод устройства в рабочий режим осуществляется подачей управляющего сигнала с входа 19 на установочный вход триггера 14, переводя его в единичное состояние. Выходной сигнал триггера 14 разрешает работу генератора 9 и прекращает блокировать работу счетчика 6 и триггера 15, На выходе генератора 9 начинают формироваться импульсы, поступающие на счетный вход счетчика 6 и через элемент ИЛИ 11 на вход запуска преобразователя 1.

В счетчике б формируется линейно изменяющийся код развертки, поступающий на первый информационный вход

I мультиплексора 8 и вход второго слагаемого сумматора 7.

Преобразователь 1 преобразует входной аналоговый сигнал вцифровой код, поступающий на информационный вход блока 2 оперативной памяти.

По переднему фронту импульса окончания преобразования выполняется запись полученного цифрового кода в блок 2 оперативной памяти по адресу, соответствующему текущему коду счетчика 6, поступающему на адресный вход блока 2 через мультиплексор 8 °

По заднему фронту импульса окончания преобразования блок 2 переходит в режим чтения данных из ячейки, адрес которой определяется текущим состоянием кода сумматора 7.

При этом импульсом с выхода формирователя 10 осуществляется блокировка изменения кода задержки N, поступающего с входа 17 на информа1, 8 -,,u ци< нный вход регистра 4 в» время чтения данных иэ блока 2 Оператин ной памяти.

Импульс с выхода формирователя

10 подключает к адресному входу блока 2 через мультиплексор 8 кодовый выход сумматора 7 и, кроме этого, поступает на первый вход элемента

И 13.

В том случае, когда блок 2 оперативной памяти заполнен не полностью, работа устройства зависит от знака разности кодов текущего состояния счетчика 6 и кода задержки регистра 4. Если эта разность положительна, т.е. выходной код сумматора 7 указывает адрес ячейки блока 2, в которую занесены данные о воспроизводимой функции, то на выходе переноса сумматора 7 формируется еди- 20 ничный сигнал. Этот сигнал через элемент ИЛИ 1? поступает на элемент

И 13 и открывает его для прохождения импульса с выхода формирователя 10 на вход разрешения, 25 записи данных в регистр 3. В последний заносится из блока 2 код функции, сдвинутый по временной шкале относительно текущего маме 3та времени на величину Т = (N- + 1) tn, ЗО

I где tn — период следования импульсов на выходе генератора 9. кущего времени задержки, определяемого емкостью счетчика 6., дальнейшая работа устройства осуществляется аналогично описанному, однако новые дискретные отсчеты входной функции записываются в блок 2 по адресам, определяемым повторным формированием кода развертки на выходе счетчика 6.

Устройство для воспроизведения эапаэдывающих функций, содержащее первый регистр, выход которого соединен с цифровым входом цифроаналогого преобразователя, выход которого является выходом устройства, аналогоцифровой преобразователь, подключенный аналоговым входом к входу задания начальных условий устройства, цифровым выходом к информационному входу блока оперативной памяти, а выходом сигнала окончания преобразования подключен к входу формирователя импульсов, адресный вход блока оперативной памяти соединен с выходом адресного мультиплексора, подключенного управляющим входом к первому входу элемента И, а первым информационным входом — к выходу счетчика, вход обнуления которого соединен с первым выходом первого триггера, входом запуска генератора тактовых импульсов и входом сброса второго триггера, причем в.,оды установки и сброса первого триггера подключены к входам запуска и останова устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения динамической точности воспроизведения функций переменного запаздывания, в

I него введены сумматор, два элемента

ИЛИ и второй регистр, соединенный информационным входом с входом задания кода задержки функции устройства, входом обнуления соединенный с входом управления установкой начальных условий устройства и первым вхоЕсли текущее значение кода задержки больше текущего значения кода счетчика 6, то на выходе переноса сумматора 7 формируется нулевой сигнал, запирающий элемент И 13. Считывание очередной ячейки блока 2 в ре- 4О гистр 3 не производится и на выходе устройства сохраняется предшествующее значение запаэдывающей функции.

В момент времени, когда происходит полное заполнение блока 2 oneративной памяти последовательностью дискретных отсчетов входной аналоговой функции, на выходе переноса счетчика 6 появляется импульс, устанавливающий триггер 15 в единичное 50 состояние. Выходной сигнал триггера

15 через элемент ИЛИ 12 начинает подавать на элемент И 13 постоянный сигнал, разрешающий прохождение выходных импульсов формирователя 10 на регистр 3. В результате в регистр 3 начинает заноситься информация о запаздывающих значениях функции в полном динамическом диапазоне изменения теТаким образом, устройство позволяет повысить динамическую точность формирования запаздывающих функций за счет обеспечения режима расширения динамического диапазона задержки по мере накопления данных в предыстории процесса (дискретных отсчетов входной функции)в блоке 2 оперативной памяти.

Формула изобретения

Составитель Н. Зайцев

Техред В. Кадар Корректор И.Муска

Редактор И.Николайчук

Заказ 7527/52 Тираж 670 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

П роизводственно-полиграфическое предприятие, r. Ужгород, ул. Проектная 4

5 128 дом первого элемента ИЛИ,подключеннного вторым входом к выходу генератора тактовых импульсови счетномувходу счетчика, соединенного выходом переноса с установочным входом второго триггера, подключенного прямым выходом к первому входу второго элемента ИЛИ, соединенного вторым входом с..выходом переноса сумматора, а выходом подключенного к второму входу элемента И, выход которого подключен к входу разрешения записи первого регистра, соединенного информационным входом с выходом блока оперативной памяти, выход первого элемента ИЛИ подключен к входу

5493 б запуска аналого-цифрового преобразователя, входы первого и второго слагаемых сумматора соединены соответственно с инверсным выходом второго регистра и выходом счетчика, выход сумматора соединен с вторым информационным входом адресного мультиплексора, выход сигнала окончания преобразования аналого-цифроlO во го преобразователя подключен к входу управления режимом Чтение за лись блока оперативной памяти, выход формирователя импульсов подключен к первому входу элемента И и15 вхо з ду апрета записи второго регистра.