Устройство асинхронного сопряжения синхронных двоичных сигналов

 

Изобретение относится к электросвязи . Цель изобретения - повьшение точности. Устр-во содержит на передающей стороне фазовый компаратор 1, кодер 2 фазы, управляемьй распределитель (УР) 3, датчик 4 фазирующейкомбинации, блок 5 памяти, датчик 6 комбинации начального фазирования, RS-триггеры 7, 8, элементы И 9-11, ИЛИ 13, 14, делитель 12 на N,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А2

„„SU„„12 560 (51)4 Н 04 J 3/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Сигнал амк чан сажса сдязи ход яс -с -и злемепяг С задержки

Фиг. ) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ (61) 510792 (21) 3832569/24-09 (22) 27. 12.84 (46) 23.01.87. Бюл. Р 3 (71) Ленинградский электротехнический институт связи им. проф. М.A. БончБруевича (72) А.Н, Глухов, Л.Ф. Григоровский, И.С. Новодворский, С.Е. Румянцев и В.Н. Точило (53) 621.394(088.8) (56) Авторское свидетельство СССР

У 510792,. кл. Н 04 J 3/00, 1976. (54) УСТРОЙСТВО АСИНХРОННОГО СОПРЯЖЕНИЯ СИНХРОННЫХ ДВОИЧНЫХ СИГНАЛОВ (57) Изобретение относится к электро- связи. Цель изобретения — повьппение точности. Устр-во содержит на передающей стороне фазовый компаратор 1, кодер 2 фазы, управляемый распределитель (УР) 3, датчик 4 фазирующей комбинации, блок 5 памяти, датчик 6 комбинации начального фазирования, RS-триггеры 7, 8, элементы И 9-11, ИЛИ 13, 14, делитель 12 на И, бл 1285608

15 задержки и кольцевой регистр сдвига (КРС) 16, а на приемной стороне — коммутатор, блок фазирования по циклам, декодер фазы, схему фазовой АПЧ, УР, блок памяти, декодер комбинации начального фазирования, RS-триггер, элемент И, ИЛИ и КРС.

Синхронный двоичный сигнал, следующий с тактовой частотой f, вводится в цифровой канал связи, характеризуемый более высокой несущей частотой

Изобретение относится к электросвязи, может использоваться для асинхронного ввода-вывода синхронных двоичных сигналов в цифровые тракты систем с импульсно-кодовой модуляци- 5 ей, дельта-модуляцией и другими цифровыми методами модуляции и является усовершенствованием устройства по авт.св. 510792.

Цель изобретения — превышение точ10 ности.

На фиг. 1 представлена структурная электрическая схема передающей стороны устройства асинхронного сопряжения синхронных двоичных сигналов; на фиг. 2 — структурная электрическая схема приемной стороны устройства.

Передающая сторона устройства асинхронного сопряжения синхронных двоичных сигналов содержит фазовый

20 компаратор 1, кодер 2 фазы, управляемый распределитель 3 датчик 4 фазирующей комбинации, блок 5 памяти, датчик 6 комбинации начального фазирования, первый 7 и второй 8 RS-триггеры, первый 9, второй 10, третий

11 элементы И, делитель 12 на N,, первый 13 и второй 14 элементы ИЛИ, блок 15 задержки и кольцевой регистр

16 сдвига.

Приемная сторона устройства асинхронного сопряжения синхронных двоичных сигналов содержит коммутатор

17, блок 18 фазирования по циклам, декодер 19 фазы, схему 20 ФАПЧ, управляемый распределитель 21, блок

22 памяти, декодер 23 комбинации начального фазирования, RS-триггер 24, элемент И 25, кольцевой регистр 26

Ея, с помощью передающей части устрва. В начале сеанса связи необходимо сфазировать опорный и тактовый импульсы в передатчике. По сигналу запуска датчик 6 через элемент ИЛИ 14 передает на приемную сторону устрва комбинации начального фазирования длиной N-1 элементов и фазирующий импульс на N-й позиции. Благодаря этому достигается начальное фазирование передающей и приемной частей. 2 ил.

2 сдвига, блок 27 задержки, элемент

ИЛИ 28.

Устройство асинхронного сопряжения синхронных двоичных сигналов работает следующим образом.

Синхронный двоичный сигнал, следующий с тактовой частотой f, вводится в цифровой канал связи, характеризуемый более высокой несущей частотой fH. Эта операция осуществляется с помощью передающей части предлагаемого устройства. В начале сеанса связи нужно сфазировать опорный и тактовый импульсы в передающей части устройства. Чтобы уменьшить время фазирования B устройстве производится фазирование импульсов несущей частоты f„ и импульсов тактовой частоты f путем первого совпадения импульса частоты f и импульса частоты Е на первом элементе И 9, который формирует единичный импульс для перевода первого RS-триггера 7 в единичное состояние. Момент первого совпадения импульсов частоты fz u f является началом сверхцикла.

Единичный сигнал с выхода первого RS-триггера 7 запускает датчик 6, делитель 12, формирующий опорные импульсы f> /N, а также разрешает подачу последовательностей импульсов частот Ец и и на блоки устройства через второй 10 и третий 11 элементы

И соответственно. По сигналу запуска датчик 6 последовательно на частоте через второй элемент ИЛИ 14 передает на приемную сторону устройства комбинации начального фазирования длиной N-1 элементов и фазирующий им1285608 пульс на N-й позиции, благодаря чему достигается начальное фазирование передающей и приемной частей. После передачи комбинации начального фазирования датчик 6 отключается единичным сигналом с выхода второго RSтриггера 8, который переводится в это состояние первым опорным импульсом с выхода делителя 12. Делитель

12 выдает первый опорный импульс пос- 10 ле поступления N импульсов частоты

f< на его вход.

Опорные импульсы с делителя 12 поступают в кольцевой регистр 16 сдвига, который продвигает поступа- 15 ющие импульсы по своим ячейкам, выходы которых подключены к блоку 15.

Опорные импульсы задерживаются на величину 6 „, соответствующую определенному циклу передачи в пределах 20 сверхцикла. Задержанные опорные импульсы поступают на вход опорных импульсов фазового компаратора 1, который на свой основной выход выдает аналоговый сигнал временного 25 расхождения, между задержанным опорным и следующим вслед за ним тактовым импульсом.

Этот сигнал обрабатывается кодером 2 и в двоичном коде записывается 3р в соответствующие ячейки блока 5.

Кроме того, в блок 5 из датчика 4 направляется кодовая комбинация фазирования циклов.

Информационные входы блока 5 соединены с соответствующими выходами управляемого распределителя 3, начало работы которого задается импульсом с второго выхода фазового компаратора 1. Сигналы на выходах управля- щ емого распределителя 3 служат для записи синхронного двоичного сигнала (СДС) в блок 5. Записанная в этом блоке информация СДС, служебные сигналы кодера 2 и датчика 4 считывают- 4 ся в.канал связи через второй элемент ИЛИ 14 последовательностью импульсов с частотой следования

В приемной части декодер 23 в начале сеанса связи принимает из канала связи комбинацию начального фазирования длиной N-1 элементови декодирует ее,врезультате чегона еговыхо— де появляетсяединичный сигнал, который перебрасывает RS-триггер 24 в единичное состояние, которое сохраняется до окончания сеанса связи.Сигнал с выхода RS-триггера 24 открывает элемент И 25 для прохождения информации на коммутатор 17. Поэтому фазирующий импульс, переданный на приемную сторону вслед за комбинацией начального фазирования íà N-й позиции, проходит на коммутатор 17 и направляется последним в блок 18. Коммутатор 17 направляет сигналы, поступившие из канала связи, по N-цепям, из которых (n+1) отведено под информационные импульсы, а g N-(и+1) — под служебные.

Последний N-й выход коммутатора

17 является фазирующим. При помощи блока 18, к которому подключен М-й выход коммутатора 17, а управляющий выход в свою очередь соединен со сдвигающим входом коммутатора 17, обеспечивается появление на i-м выходе коммутатора i-го импульса, организуемого на передаче цикла из N импульсов. Блок 18 выдает последовательность опорных импульсов частоты

f< /N, синхронных с опорными, не задержанными импульсами на передаче.

Декодер 19 восстанавливает положение импульса, который, будучи задержан на соответствующую величину б предо% ставляет собой управляющий импульс для соответствующего цикла передачи в пределах сверхцикла. Этот импульс используется для регенерации такто— вой частоты в схеме 20. Восстановленной тактовой частотой f с выхода схемы 20 тактируется управляемый распределитель 21, который запускается управляющим импульсом с выхода элемента ИЛИ 28.

В итоге восстановленный синхронный двоичный сигнал с выхода блока

22 направляется в абонентскую линию потребителю информации. По окончании сеанса связи на первый 7 и второй 8 RS-триггеры передающей стороны и на RS-триггер 24 приемной стороны устройства подаются сигналы,устанавливающие эти элементы в исходное состояние. формула изобретения

Устройство асинхронного сопряжения синхронных двоичных сигналов по авт.св. к- 510792, о т л и ч а ющ е е с я тем, что, с целью повышения точности, на передающей стороне дополнительно введены последовательно соединенные первый элемент И, первый RS-триггер, делитель íà N, кольцевой регистр сдвига, блок за1285608

chic

Составитель О. ойстантинова

Техред Л.Сердюкова Корректор Л. Пилипенко

Редактор Н. Тупица

Заказ 7511/58 Тираж 637 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 держки и первый элемент ИЛИ, последовательно соединенные второй RSтриггер, датчик комбинации начального фазирования и второй элемент

ИЛИ, а также объединенные по первым входам второй и третий элемент И второй вход второго элемента И и другой вход делителя на N объединены с первым входом первого элемента И и являются входом импульсов несущей 10 частоты, вторые входы первого и третьего элементов И объединены и являются входом тактовой частоты, R-входы первого и второго RS-триггеров объединены и являются входом сигнала "Запуск" устройства, S-вход второго RS-триггера подключен к выходу делителя на N объединенные первые входы второго и третьего элементов И подключены к входу "Запуск" 20 датчика комбинации начального фазирования, вход несущей частоты которого подключен к объединенным выходу второго элемента И и входу несущей частоты блока памяти, выход которого подключен к второму входу второго элемента ИЛИ, выход которого является выходом передающей стороны, при этом выход третьего элемента И подключен к объединенным тактовым входам управляемого распределителя и фазового компаратора, к другому входу которого подключен выход первого элемента ИЛИ, а на приемной стороне дополнительно введены последовательно соединенные декодер комбинации начального фазирования, RS-триггер и элемент И, второй вход и выход которого подключены соответственно к входу декодера комбинации начального фазирования и к соответствующему входу коммутатора, последовательно соединенные кольцевой регистр сдвига, блок задержки и элемент ИЛИ, выход которого подключен к обьединенным входу схемы ФЛПЧ и другому входу управляемого распределителя, при этом к входу кольцевого регистра сдвига подключен выход декодера фазы, íà R-вход RS-триггера подается сигнал Окончание сеанса связи .а вход декодера комбинации начального фазирования является входом приемной стороны устройства асинхронного сопряжения синхронньгс двоичных сигналов.