Устройство аналого-цифрового преобразования

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для преобразования аналоговых сигналов в цифровой код. Устройство аналого-цифрового преобразования содержит аналоговый вход 1, выходные шины 2, блок 3 управления , блок 4 оперативной памяти. блок 3 постоянной памяти, цифровой коммутатор 6, арифметико-логическое устройство 7, регистр 8, основной цнфроаналоговый преобразователь 9, выполненный на основе избыточного измерительного кода, например, кода Фибоначчи, дополнительный цифроаналоговьш преобразователь 10, регистр 11 сдвига, регистр 12 последовательного приближения, блок 13 сравнения, аналоговый коммутатор 1А, блок 15 формирования адреса. Введенный блок 15 форкирования адреса и изменение алгоритма работы блока управления позволили обеспечить повьш1ение быстродействия устройства за счет последовательно-параллельного преобразования рабочего кода с выхода регистра 12 последовательного приближения в выходной двоичный код. 3 з.п. ф-лы, 7 ил. 1 табл. с (/)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

09) (И) 15И 4 Н 03 М 1/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ. ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А BTOPGHOIVIY СВИДЕТЕЛЬСТВУ (21) 3927378/24-24 (22) 08.07.85 (46) 07.02.87. Бил. Р 5 (72) А. П. Стахов, А. Д. Азаров, В. И. Моисеев, В. Я. Стейскал и Л. В. Козырь (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 788282, кл. Н 03 М 1/26, 1978.

Авторское свидетельство СССР

В 1216827, кл. Н 03 M 1/26, 1984. (54) УСТРОЙСТВО АНАЛОГО-ПИФРОВОГО

ПРЕОБРАЗОВАНИЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для преобразования аналоговых сигналов в цифровой код. Устройство аналого-цифрового преобразования содержит аналоговый вход 1, выходные в)ины 2, блок 3 управления, блок 4 оперативной памяти, блок 5 постоянной памяти, цифровой коммутатор 6, арифметико-логическое устройство 7, регистр 8, основной цифроаналоговый преобразователь 9, выполненный на основе избыточного измерительного кода, например, кода

Фибоначчи, дополнительный цифроаналоговый преобразователь 10, регистр

11 сдвига, регистр 12 последовательного приближения, блок 13 сравнения, аналоговый коммутатор 14, блок 15 формирования адреса. Введенный блок

15 формирования адреса и изменение алгоритма работы блока управления позволили обеспечить повьш ение быстродействия устройства за счет последовательно-параллельного преобразования рабочего кода с выхода регистра 12 последовательного приближения в выходной двоичный код. 3 з.п, ф-лы, 7 ил. 1 табл.

n-i

1 128891

Изобретение относится к цифровой измерительной и вычислительной технике и может быть использовано для преобразования аналоговых величин в цифровые. 5 Цель изобретения — повышение быстродействия устройства аналого-цифрового преобразования.

На фиг. 1 приведена функциональная схема устройства аналого-цифро- 10 вого преобразования; на фиг. 2 функциональная схема блока формирования адреса; на фиг. 3 — функциональная схема адресного блока; на фиг. 4 — функциональная схема блока управления; на фиг. 5-7 — rpaA-схема алгоритма работы устройства.

Устройство аналого-цифрового преобразования (фиг. 1) содержит анало- 20 говый вход I, выходные шины 2, блок

3 управления, блок 4 оперативной памяти,. блок 5 постоянной памяти, цифровой коммутатор 6, арифметико-логическое устройство 7, регистр 8, основной 9 и дополнительный 10 цифроаналоговые преобразователи (ЦАП), регистр 11 сдвига, регистр 12 последовательного приближения, блок 13 сравнения, аналоговый коммутатор 14, 30 блок 15 формирования адреса, при этом блок 3 управления содержит выходы 16-25 соответственно с первого по десятый, первый 26 и второй 27 входы, которые являются соответственно входом разрешения работы и входом контроль — преобразование устройства, третий вход, который является шиной "Запуск", четвертый вход

28, который является входом режима 40 преобразования (однократного или многократного), первую группу выходов 29, входы 30-32 соответственно с пятого по седьмой, вторую руппу выходов 33, восьмой 34 и девятый 35 45 входы, а блок 15 формирования адреса содержит адресные выходы 36 и вторые информационные входы 37.

Блок 15 формирования адреса (фиг.2) содержит адресный блок 38, первый счетчик 39 адреса, второй счетчик 40 адреса, цифровой коммутатор 41, информационные выходы 42 адресного блока 38 (фиг, 3) который, в свою оче-. редь, содержит m мультиплексоров 55

43, — 43, первый 44 и второй 45 счетчики, Блок 3 управления содержит регистр 46, блок 47 постоянной памяти, 4 2 генератор 48 тактовых импульсов, регистр 49 сдвига, счетчик 50 и мультиплексор 51.

ЦАП 9 предлагаемого устройства должен быть выполнен на основе избыточных измерительных кодов (ИИК).

Любое число в ИИК можно представить в виде:

11 =, а;ь

1=0 где а;6(0,11 — разрядный коэффициент;

a : — основание системы счисления, причем

1 к2 и

Ф. =О(o6 °

К ИИК, например, относятся коды

Фибоначчи и "золотой" пропорции.

Устройство функционирует в двух режимах поверки и непосредственно аналого-цифрового преобразования с коррекцией. Увеличение быстродействия устройства во втором режиме достигается за счет групповой обработки разрядов при коррекции выходного кода, т.е. при преобразовании. рабочий код — двоичный код. Для этого в режиме поверки определяются как коды реальных значений весов разрядов ЦАП 9, так и коды, соответствующие некоторым суммам P.кодов реальных значений весов разрядов. При этом разряды

ЦАП 9 делятся на группу старших (поверяемых) и на группу младших (неповеряемых) разрядов. 1акой подход справедлив при формировании весов разрядов с одинаковой относительной погрешностью h В этом случае абсолютйые отклонения ЬЦ, от требуемых значений Р, з для старших разрядов будут большими, .а для малых — малыми. Коды реальных значений весов младших разрядов K полученные после изготовления устройства, записываются в блок 5 и используются при функционировании устройства.

Определение кодов К реальных значений весов разрядов производится только для группы из р старших разрядов. Значение р определяется иэ условия

QTp< - n- + Q р э где п — количество разрядов ЦАП;

ЬЯ„ „ — отклонения от требуемого значения (и-р+1)-го разряда;

Q,,0.,; значения первого и второго младших разрядов соответственно.

3 12

Определение кодов К р для старших разрядов производится при формировании ЦАП IO ступенчато нарастающей аналоговой величины, каждая ступень которой соответствует весу поверяемого разряда.

Каждый аналоговый сигнал Аз дваж" ды уравновешивается по методу поразрядного кодирования компенсирующим сигналом А„ ЦАП 9 — один раз с запретом включения поверяемого разряда, другой раз — без запрета. По результатам двух кодирований определяется код реального веса поверяемого разряда.

Работа устройства на первом этапе режима поверки осуществляется следующим образом.

По сигналам блока 3 управления происходит обнуление регистра 8, содержимого блока 4, запись исходного кода в,регистр 11, устанавливается в начальное состояние регистр 12 через аналоговый коммутатор 14, подключается к первому входу блока 13 сравнения выход IJAII 10, на котором присутствует аналоговый сигнал А„ р+, Значение дополнительного аналогового

v сигнала должно быть таким, чтобы при поразрядном .уравновешивании его компенсирующим сигналом ЦАП 9 А„ произошло включение поверяемого (n-p+1)го разряда, т.е. А„ „ должны превышать реальный вес йоверяемого разряда на величину 7-207., Далее при помощи ЦАП 9 блоков 3 и 13 и регистра

12 производится аналого-цифровое преобразование сигнала A . Резуль1 тат первого преобразавайия К „ которое осуществляется с запретом включения (n-р+1)-го разряда по сигналу из блока 3 управления, формируется в регистре 12. Двоичный код

К „ „ первого преобразования формируется в регистре 8 при помощи блоков 3-5, счетчика 39, коммутаторов

6 и 41 арифметико-логического устройства 7 и регистра 8 по формуле

i=i где а .g (О,lj — разрядный коэффициент первого кодирования п-р 1

Результат второго кодирования

К np+, также формируется в регистре (t

12. Двоичный код К: „„второго преобразования формируется в регистре 8 по формуле

88914 4

Ц и

ll

2ор+е 2д p, c a K (1)

1=1 где а.е (.1,1) — разрядный коэффициент второго кодирования

ff и-p+s

Так как в выражении (1) коды Кр равны нулю при 1>п-р+1 (содержимое ,. блока 4 — нулевое), то код K равен коду реального веса (n-р+1)-го разряда т е К, =К2 р По сигналу блока 3 управления этот код переписывается в блок 4 оперативной памяти по адресу, который указывается с помощью счетчика 39 и коммутатора 11. Далее производится сдвиг в регистре ll, в результате чего на выходе ЦАП 10 появится новый дополнительный аналоговый сигнал А„

Получение реального веса (n-p+2)-го разряда происходит аналогично указанному. Первый этап поверки закан-. чивается после определения кодов реальных весов всех старших разрядов.

На втором этапе поверки для каждой из К групп (K=n/ш) по m разрядов анализируются 2 возможные комбинации и для каждой комбинации в блок 4, оперативной памяти записываются коды, определяемые как сумма кодов реальных весов единичных разрядов этой группы. По сигналу блока 3 управления происходит обнуление счетчика 50 и с помощью синхроимпульсов сложения анализируются 2 возможные комбинации. Каждая комбинация записывается в регистр 48 и анализ значений ее разрядов происходит следующим образом. Блок 3 управления анализирует старший m — и разряд регистра 49 и в случае, если он равен "1", то с помощью блоков 3 и 4 счетчика 39, коммутаторов 7 и 41, арифметико-логического устройства 7, код реального значения веса этого разряда записывается в регистре 8. Далее производится сдвиг влево содержимого регистра 49 и аналогично анализируется значение (m-1)-ro разряда. Процесс повторяется для всех m разрядов. В результате в регистре 8 формируется код, соответствующий сумме кодов весов единичных разрядов для данной комбинации. По адресу, указанному счетчиком 40, код этой суммы записывается в блок 4 оперативной памяти, Далее на счетчик 50 поступает синхроимпульс сложения из блока 3 управления и анализ полученной комбинации происходит аналогично. Процесс по5 )2889 верки заканчивается после определенМя для всех комбинаций кодов, соответствующих суммам кодов весов единичных разрядов.

Режим непосредственного преобра5 зования входной аналоговой величины

А> в код осуществляется по методу вх поразрядного кодирования. Работа устройства в этом режиме осуществляется следующим образом. По сигналам блока 3. происходит обнуление регистра 8, устанавливается в начальное состояние регистр )2, происходит обнуление счетчиков 44 и 45, аналоговый коммутатор 14 подключает к пер- )5 вому входу блока 13 сравнения вход устройства, на котором присутствует аналоговый сигнал А „ . При помощи блоков .3 и 13 ЦАП 9 и регистра 12 производится аналого-цифровое преоб — 2p разование А „. Когда в регистре 12 сформируются старшие m разрядов кода, то с выхода переполнения m-разрядного счетчика 44 поступит сигнал на вход счетчика 45 и на выходах . 25 ульти ексоров 43», 432, 43м установятся старшие m разрядов кода из регистра 12, коммутатор 41 подключит к адресным входам блока 4 выходон мультиплексоров 43 1, 43<,..., 30

43 и E выходов счетчика 4 . По укаЩ занном адресу из блока 4 счйтывается двоичный код, соответствующий сумме кодов весов единичных разрядов для анализируемой первой группы

m разрядов регистра 12. С помощью блока 3, арифметико-логического уст— ройства 7, коммутатора 6 и регистра

8 этот код сформируется в регистре 8.

Когда в регистре 12 сформируется 40 вторая группа m разрядов, процесс повторится аналогично указанному.

В результате анализа всех К групп разрядов регистра 12 скорректированный результат преобразования сформи- 45 руется в регистр 8. По окончании процесса преобразования код К(А) поступает на выход 2 устройства.

Функционирование устройства в режиме непосредственного преобразова- 5р ния периодически прерывается режимом

0 поверки. Частота перехода из режима в режим определяется скоростью изменения реальных значений весов разрядов ЦАП 9 и зависит от стабильности параметров аналоговых узлов и от скорости изменения внешних условий.

Блок 3 управления может быть синтезирован различными методами. На14 6 пример, он может бить выполнен на основе автомата с памятью или по принципу программного управления, Один из возможных вариантов реализации блока управления приведен на фиг. 4. Для формирования управляющих сигналов приведена последовательностная схема с использованием блока постоянной памяти.

Необходимые для управления функционированием устройства управляющие и условные сигналы приведены в таб— лице.

Алгоритм функционирования устройства в соответствии с описанием работы для п=б, m=3 показан на фиг.5-7.

При данной разрядности управляемый адресный сигнал состоит из пяти сигу9 т 4 9 У2

1 19 19 ъ 19 Д требуемых значений весов трех младших разрядов будут записаны в блок 5, причем код требуемого значения веса младшего (первого) разряда записан по адресу 00000

Коды реальных значений весов трех старших разрядов будут записаны в блок 4, причем код реального значения веса старшего (шестого) разряда записан по адресу 000)0 (Y =О; соответствующий сумме кодов весов включенных разрядов для первой группы из трех старших разрядов будет за4 писан в блок 4 по адресу Y =0 Y

2 . 1

19 ° 19

= 1 1 я. У19 У1< У19 ПрИНИМаЮт COOT ветствующие значения трех старших разрядов регистра 12. Код, соответствующий сумме кодов весов включенных разрядов для второй группы иэ трех младших разрядов, будет записан в блок 4 по адресу У =1 Y =0 а

Г

9 2 19 19

У19 Y19 У19 принимают cooTBBTcTB j ющие значения трех младших разрядов регистра 12. !

Алгоритм состоит из следующего:

В()-7) — начальная установка и обнуление блока 4;

В(8-16) — первое кодирование А4 с запретом;

В(17-28) — второе кодирование А4 без запрета;

В(29-30) — запись Кр4 в блок

В(31 80) — кодирование А и Аб и запись К ps и Крб в блок 4;

В(81-91) — запись в блок 4 кодов, соответствующих суммам кодов весов включенных разрядов для первой группы разрядов;

7 1288914

В(92-101) — запись в блок 4 кодов, соответствующих суммам кодов весов включенных разрядов для второй группы разрядов;

В(102-117) — непосредственное аналого †цифров преобразование. онными входами блока оперативной памяти и вторыми информационными входами арифметико-логического устройства, адресные входы блока оперативной памяти объединены с соответствующими адресными входами блока постоянной памяти, первый и второй входы блока управления являются соответственно входом разрешения работы и входом контроль — преобразование устройства, третий вход блока управления является шиной "Запуск", о т л и ч а ю щ е е с я тем, что, с целью повъш ения быстродействия, введен блок формирования адреса, адресные выходы которого подключены к соответствуюшим адресным входам блока постоянной памяти, первые информационные входы подключенъ к соответствующим выходам первой группы блока управления, вто— рые информационные входы подключены к соответствующим информационным выходам регистра последовательного приближения, тактовый вход подключен к третьему выходу блока управления, четвертый вход которого является входом режима преобразования устройства, пятый, шестой и седьмой входы блока управления подключены соответственно к первому выходу переполнения, выходу заема и второму выходу переполнения блока формирования адреса, входы режима работы которого подключены к соответствующим выходам второй группы блока управления, восьмой вход которого подключен к выходу окончания преобразования регистров последовательного приближения, девятый вход подключен к выходу блока сравнения.

40 ч а ю щ е е с я тем, что блок формирования адреса выполнен на первом счетчике адреса, втором счетчике адреса, адресном блоке, цифровом коммутаторе, выходы которого являются адресными выходами блока формирования адреса, первые информационные входы подключены к соответствующим информационным выходам адресного блока, вторые информационные входы подключены к соответствующим информационным выходам первого счетчика адреса, третьи информационные входы подключены к соответствующим выходам второго счетчика адреса, информационнъ е входы которого объединены с соответствующими информационными входами первого счетчика адреса и.45

55 формула изобретения

1. Устройство аналого-цифрового преобразования, содержащее основной и дополнительный цифроаналоговые преобразователи, аналоговый коммута— тор, первый информационный вход ко— торого является аналоговым входом устройства, второй информацHoHHbIA вход соединен с выходом дополнительного цифроаналогового преобразователя, управляющий вход соединен с первым выходом блока управления, выход аналогового коммутатора соединен с первым входом блока сравнения, вто— рой вход которого соединен с выходом основного цифроаналогового преобра— зователя, входы которого соединены с соответствующими информационными выходами регистра последовательного приближения, установочный и тактовый входы которого соединены с вторым и третьим выходами блока управления, четвертый и пятый выходы которого соединены с установочным и тактовым входами регистра сдвига, выходы которого подключены к соответствующим входам дополнительного цифроаналого— вого преобразователя, шестой выход блока управления соединен с входом записи-считывания блока оперативной памяти, выходы которого подключены к соответствующим первым информационным входам цифрового коммутатора, вторые информационные входы которого подключены к соответствующим выходам блока постоянной памяти, управляющий вход подключен к седьмому выходу блока управления, выходы цифрового коммутатора подключены к соответствующим первым информационным входам арифметико-логического устройства, управляющий вход которого подключен к восьмому въ ходу блока управления, выходы подключены к соответствующим информационным входам регистра, входы записи и обнуления которого соединены соответственно с девятым и десятым выходами блока управления, выходы регистра являются выходными шинами устройства и объединены с соответствующими информаци5

2. Устройство по и. 1, о т л и

8914

5

10 !

9 128 являются первыми информационными входами блока формирования адреса, ин1 формационные входы адресного блока являются вторыми информационными входами блока формирования адреса, тактовый вход является тактовым входом блока формирования адреса, выход переполнения является первым выходом переполнения блока формирования адреса, выход заема и выход переполнеНия первого счетчика адреса являются соответственно выходом заема и вторым выходом переполнения блока формирования адреса, установочный вход адресного блока, входы сложения, вычитания, записи и обнуления первого счетчика адреса, входы сложения и записи второго счетчика адреса, первый и второй управляющие входы цифрового коммутатора являются входами режима работы блока формирования адреса.

3. Устройство по пп. 1 и 2, о тл и ч а ю щ е е с я тем, что адресный блок в блоке формирования адреса выполнен на первом и втором счетчиках, m-мультиплексорах с К информационными. входами каждый, где m K=n число разрядов основного цифроаналогового преобразователя, одноименные адресные входы которых объединены и подключены к соответствующим выходам второго счетчика, вход обнуления которого объединен с входом обнуления первого счетчика и является установочным входом адресного блока, счетный вход первого счетчика является тактовым входом адресного блока, выход переполнения первого счетчика подключен к счетному входу второго счетчика и является выходом переполнения адресного блока, одноименные информационные входы ш мультиплексоров объединены в соответствующие К группы входов которые яВляются соот ветствующими информационными входами адресного блока, выходы мультиплексоров и второго счетчика являются информационными выходами адресного блока.

4. Устройство по и. 1, о т л и чающее ся тем, чтоблокуп20

50 равления выполнен на мультиплексоре, регистре сдвига, счетчике, блоке постоянной памяти, генераторе тактовых импульсов, регистре, информационные входы которого подключены к соответствующим выходам блока постоянной памяти, тактовый вход подключен к выходу генератора тактовых импульсов, вход обнуления является третьим входом блока управления, выходы с первого по шестой являются соответственно четвертым, пятым, первым, вторым, третьим и шестым выходами блока управления, выходы с седьмого по четырнадцатый и третий выход регистра являются второй группой выходов блока управления, выходы с пятнадцатого по восемнадцатый являются соответственно, седьмым, восьмым, девятым и десятым выходами блока управления, выходы с девятнадцатого по двадцать третий являются первой группой выходов блока управления, двадцать четвертый и двадцать пятый выходы подключены соответственно к входу обнуления и тактовому входу счетчика, двадцать шестой и двадцать седьмой выходы подключены соответственно к тактовому входу и входу записи сдвига регистра сдвига, выходы с двадцать восьмого по тридцать первый подключены соответственно к управляющим входам мультиплексора, информационные входы которого с первого по восьмой являются соответственно первым, вторым, четвертым, пятым, шестым, седьмым, восьмым и девятым входами блока управления, девятый и десятый информационные входы подключены к соответствующим выходам регистра сдвига, информационные входы которого подключены соответственно к информационным выходам счетчика, выход переполнения которого подключен к одиннадцатому входу мультиплексора, выход которого подключен к первому адресному входу блока постоянной памяти, адресные входы с второго по восьмой которого подключены к выходам регистра соответственно с тридцать второго по тридцать восьмой.

1288914

Обозначение

Номер связи

Примечение

Сигнал

Коммутация (коммутатор 14) При У =1 коммутируется вход устройства

17

Включение разряда регистра 12

Синхроимпульс регистра 12

Запись исходного кода в регистре 11

1

При У, =1 запись исходного кода

При Y =l — сдвиг

При Y =1 — запись

При У, =1 коммутируетая выход блока 4

Yt6

При Y =1 — сложение

Yie

Х,=l — разрешение работы х<

Разрешение работы устройства

Режим контроля или преобразования

27

Х =1 — режим контроля

28, Х

Х =1 — многократный 9 режим

30 х

Сигнал заема счетчика 39 X =1 — сигнал заема

5 счетчика 39

Сигнал пересчета счетчика 39 Х =1 сигнал пересчета

6 счетчика 39

Х, 33, У

33, Синхроимпульс сложения счетчика 39 зз у, Синхроимпульс вычитания счетчика 39 уг

21 Уб

Сдвиг (регистр 11)

Запись-считывание блока 4

Коммутация (коммутаторов) Сложение-вычитание (арифметико-логическое устройство 7) Запись в регистр 8 о

Обнуление регистра 8

Многократный или однократный режим

Синхроимпульс переполнения счетчика 44

Начальная установка счетчиков 44 и 45

Х =1 - синхроимпульс переполнения счетчика 44!

1288914

33, 33

Х7

Х, Х (О х„

Yta

33

33>

Режим записи счетчика 39

Обнуление счетчика 39

Адрес блоков 4 и 5

Синхроимпульс сложения счетчика 40

Режим записи счетчика 40

Коммутация (коммутатора 41) Сигнал завершения преобразования регистра 12

Выход блока 13 сравнения

Значение m — ro разряда регистра 49

Значение нулевой комбинации регистра 49

Сигнал переноса в счетчике 50

Обнуление счетчика 50

Синхроимпульс сложения счетчика 50

Синхроимпульс регистра 49

Запись-сдвиг регистра 49

Продолжение таблицы

При Y =1 коммутируется выход счетчика 39

У =1 сигнал завершения

7 преобразования регистра 12

Х = l — выход блока

13 принимает значение 1"

Х =1, m-й разряд регистра 49 принимает значение ")"

Х =1 — нулевая комбинация в регистре А9

Хи =1 сигнал переноса в счетчике 50

1288914

19

/6

17

16

2б

ХI

Х2

Х3

Х4

Х5

Хб

Х7

Х8

ХО

Х/О

Х/1

РГ

33

334

33

33

33в

333 1

A/

А2

А3

А4

А4

24

29

А5

РГС

А8

Фиг 4!

288914

5 б

8

/01

12

/3

14

/5

/б

/7

/8

/9

21

22

14

2б

27

28

29

3/

32

33

34

37

В1

DZ йх

Р4

D5

D6

87

Il8

D9

Р/0

Р/1

312

N3

Р14

Р15

Р/б

Р/7

О/8

Р/9

Л20

Р2/

DZ2

Р23

D24

D25

Р2б

Р27 й28

29

Il3/

032

Р33

Р34

Р35

036

Р37

Р38

С

2

5 б

8

//

/2

/3

14

/5

/б

/7

/8

19

21

22

23

24

26

27

28

29

S0

31

32

33

34

36

37

)2889)4 айаг 5

) 288914

Составитель В. Першиков

Техред Л.Сердюкова

Редактор А. Козориз

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4

Заказ 7823/58 Тираж 922

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж"35, Раушская наб., д, 4/5

Корректор Г. Решетник

Подписное