Система экстремального регулирования

 

Изобретение относится к вычислительной технике, а именно к поисковым системам экстремального регулирования . Цель изобретения - повышение точности регулирования. Система содержит интегратор, датчик экстремума , первым выходом подключенный к входам первого и второго запоминающих устройств, а вторым выходом - к вторым входам компараторов, первые входы которых соединены с выходами первого и второго запоминающих устройств соответственно. Выходы компараторов подключены к входам логического элемента, выходом соединенного с входом интегратора, и через элемент задержки к управляющим входам запоминающих устройств. При этом логический элемент вьшолнен на основе RS-триггера. 1 ил. о 3 сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) 4 А1 (5)) 4 G 05 В 13/02

ОПИСАНИЕ- ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

Il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3838852/24-24 (22) 08. 01 . 85 (46) 15.02.87. Бюл. У 6 (71) Смоленский филиал Московского энергетического института (72) Б.П. Рязанов и В.В. Николаенков (53) 62-50(088.8) (56) Авторское свидетельство СССР

Р 673982, кл. G 05 В 13/00, 1977.

Самонастраивающиеся системы /Под ред. П.И. Чинаева. Киев: Наукова думка, 1969, с. 16-17, рис. 13-17. (54) СИСТЕМА ЭКСТРЕМАЛЬНОГО РЕГУЛИРОВАНИЯ (57) Изобретение относится к вычисли. тельной технике, а именно к поисковым системам экстремального регулирования. Цель изобретения — повышение точности регулирования. Система содержит интегратор, датчик экстремума, первым выходом подключенный к входам первого и второго запоминающих устройств, а вторым выходом— к вторым входам компараторов, первые входы которых соединены с выходами первого и второго запоминающих устройств соответственно. Выходы компараторов подключены к входам логического элемента, выходом соединенного с входом интегратора, и через элемент задержки к управляющим входам запоминающих устройств. При этом логический элемент выполнен на основе

RS-триггера. 1 ил.

J 290254

Изобретение относится к вычислительной технике, а именно к технике аналогового моделирования систем эстремального регулирования.

Целью изобретения является повышение точности регулирования.

На чертеже приведена принципиальная схема системы.

Система содержит интегратор 1, объект регулирования 2, датчик экстремума 3, первое и второе запоминающие устройства 4 и 5, первый и второй компараторы 6 и 7, логический элемент 8 и элемент задержки 9.

Логический элемент 8 реализован на RS-триггере.

Исходное состояние регулятора характеризуется случайной совокупностью знаков напряжений начальных условий на выходе интегратора 1 и логического элемента 8. Знак напряжения на.выходе элемента задержки 9 не совпада— ет со знаком напряжения на выходе

RS òðèããåðà логического элемента 8.

В соответствии со знаком напряжения на выходе элемента 9 одно иэ запоминающих устройств включается в режим запоминания (то, у которого сбросовый ключ разомкнут), а второе— в режим слежения (то, у которого сбросовый ключ замкнут) . При включе— нии регулятора в работу независимо от описанной случайной ситуации возможно существование не более одного неверного поискового движения.

В режиме нормальной работы система представляет генератор колебаний выходной величины объекта вокруг ее, экстремального значения. В общем случае объект инерционен, поэтому после реверса интегратора его выходная величина продолжает некоторое время уменьшаться (рассматривается объект с характеристикой типа экстремум-максимум).

Пусть до момента времени С на выходе RS-триггера присутствует положительное напряжение, а на выходе элемента задержки 9 . — отрицательное.

Запоминающее устройство 4 находится на режиме слежения за изменением выходного сигнала объекта, снимаемого с первого выхода датчика экстремума

3, причем запоминающее устройство 5 работает в режиме запоминания того же сигнала. После прохождения промежуточного максимума характеристика . объекта на выход запоминающего устf0

35 ройства 5 остается неизменной, а сигнал на втором выходе датчика 3 начинает уменьшаться. В момент эти сигналы сравниваются и компаратор 7 формирует положительный управляющий сигнал RS-триггера логического элемента 8. Последний переключается и интегратор 1 изменяет направление поиска экстремума объекта на обратное. До изменения полярности напряжения на выходе элемента задержки 9 сохраняются прежние режимы устройств 5 и 6. Время задержки элемента 9 должно быть выбрано так, чтобы при заданной .инерционности объекта переключение запоминающих устройств 4 и .5 произошло позже момента времени, соответствующего наименьшему значению выходного сигнала объекта.

Пусть переключение запоминающих устройств 4 и 5 происходит в момент времени t<. Запоминающее устройство

5 работает в режиме слежения, а устройство 6 — в режиме запоминания.

В этот же момент t< напряжение на втором выходе датчика 2 сравнивает;ся с напряжением на выходе запоминающего устройства 4 и компаратор 6 вырабатывает управляющий сигнал для ,логического элемента 8, который возвращается в первоначальное состояние. Далее логика функционирования повторяется.

Формула изобретения

Система экстремального регулирования, содержащая интегратор, подключенный выходом к входу объекта регулирования, выход которого через датчик экстремума соединен с входами первого и второго запоминающих устройств, выходы которых подключены к первым входам первого и второго компараторов соответственно, вторые входы первого и второго компараторов соединены с вторыми выходами датчика экстремума, первый и второй входы логического элемента соединены с выходами первого и второго компараторов соответственно, выход логического элемента соединен с входом интегратора, отличающаяся тем, что,, с целью повышения точности регулирования, в систему введен элемент задержки, а логический элемент реализован íà RS-триггере, причем

1290254

Составитель П. Кудрявцев

Редактор А. Гулько Техред Я.Сердюкова Корректор Т. Колб

Заказ 7899/44 Тираж 864 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 выход логического элемента через элемент задержки соединен с управляюФ шими входами первого и второго запоминающих устройств.