Дельта-кодер

 

Изобретение относится к автоматике и технике связи. Его использование в системах передачи позволяет повысить.функциональную надежность и достоверность преобразования. Дельта-кодер содержит компаратор, триггер, регистр сдвига, четыре элемента И, злемент ИЛИ, элемент НЕ,два счетчика, дешифратор, два буферных регистра, элемент эквивалентности, блок постоянной памяти, реверсивный счетчик, блок мультиплексоров, цифроаналоговый преобразователь и арифметико-логический блок. Вв еденйе дополнительно счетчика,элемента ИЛИ, .двух дешифраторов и двух элемен- : тов НЕ обеспечивает блокировку реверсивного счетчика в крайних состояниях , а также возможность допол-: нительной синхронизации передаваемого сигнала. 1 ил. а (Л to со о ел ю QD

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 Н 03 И 3 02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ность и достоверность преобразования.

Дельта-кодер содержит компаратор, триггер, регистр сдвига, четыре элемента И, элемент ИЛИ, элемент НЕ,два счетчика, дешифратор, два буферных регистра, элемент эквивалентности, блок постоянной памяти, реверсивный счетчик, блок мультиплексоров, цифроаналоговый преобразователь и арифметико-логический блок. Введение дополнительно счетчика, элемента ИЛИ, двух дешифраторов и двух элемен" .тав НЕ обеспечивает блокировку ре-. версивного счетчика в крайних состояниях, а также вбзможность допол-. нительной синхронизации передавае- 3 мого сигнала. 1 ил.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3882991/24-24 (22) 11.04.85 (46) 15.02.87. Бюл. У 6 (71) Рижский политехнический институт им. А.Я, Пельше (72) Г.Н. Котович, К.С. Комаров, А.И. Палков и И.M. Иалашонок (53) 621,376.56 (088.8) (56) Патент США Ф 3835385, кл. Н 03 К 13/22, 1974.

Авторское свидетельство СССР

У 1197088, кл. Н 03 М 3/02, 1984. (54) ДЕЛЬТА-КОДЕР (57) Изобретение относится к автоматике и технике связи. его использование в системах передачи позволяет повысить функциональную надеж„„Я0„„1290529 А 1

1 12

Изобретение относится к автоматике и технике связи и может использоваться в системах передачи сигналов (например, речевых).

Цель изобретения — повышение функциональной надежности и достоверности преобразования.

На чертеже изображена функциональная схема устройства.

Дельта-кодер содержит компаратор

:. 1,- триггер 2, регистр 3 сдвига,пер вый 4, второй 5, третий 6 и четвер: тый 7 элементы И, первый 8 и второй

9 элементы ИЛИ, первый 10, второй

11 и третий 12 счетчики, первый 13, второй 14, третий 15 и четвертый 16 дешифраторы, первый 17 и второй 18 буферные регистры, первый 19, второй 20 и третий 21 элементы,НЕ,элемент 22 эквивалентности, блок 23 постоянной памяти,реверсивный счетчик 24, блок 25 мультиплексоров, цифроаналоговый преобразователь (ЦАП)

26, арифметика-логический блок 27, информационный вход 28, вход 29 синхронизации и выход 30.

Устройство работает следующим образом.

Аналоговый сигнал, поступающий на информационный вход 28 устройства, сравнивается в компараторе 1 с аппроксиммирующим сигналом с ЦАП

26. Полученная цифровая последовательность дискретизируется в тригере 2 сигналом синхронизации с входа 29 и поступает на вход 30 устройства, а также в регистр 3 сдвига.

Сигналы с выходов регистра 3 анализируются элементами И 4 и 5, ИЛИ 8, первым счетчиком 10 и первым дешифратором 13. Одновременно второй счетчик 1-1,подсчитывает синхроимпульсы с входа 29. Результат это1о подсчета сравнивается на элементе

22 эквивалентности с числом из блока 23 постоянной памяти, соответствующим некоторому заранее заданному интервалу Т анализа. По истечении каждого интервала Т„ счетчики 10 и

11 обнуляются. Если при этом за время Т в выходном сигнале дельта-коА дера число сдвоенных символов (единиц или нулей) не превысило некоторого числа N >z, то на выходах первого дешифратора 13 сигналы отсутствуют, если это число больше некоторого числа N «, то сигналы присутствуют на обоих выходах дешифра90529 2 тора 13. Когда число сдвоенных символов находится между И „ и М

И6к сигнал имеется лишь на первом выходЕ дешифратора 13. С -интервалом Т сигналы с дешифратора 13 записываются в первый буферный регистр 17, причем сигнал с его первого выхода инвертируется элементом HE 19. В конце каждого интервала Тд открываются элементы И 6 и 7 и пропускают соответствующие сигналы на входы реверсивного счетчика 24. В результате, если сдвоенных символов меньше N содержимое реверсивного счетчика 24 уменьшается на единицу, а если сдвоенных символов больше Ы„ „ . увеличивается. Сигналы с реверсивно ro счетчика 24 при помощи блока 25 мультиплексоров управляют подключением на арифметика-логический блок

27 с блока 23 постоянной памяти сигналов, соответствующих требуемому (большему или меньшему) шагу кван25 тования. Арифметика-логический блок

27 в сочетании со вторым буферным регистром 18 и ЦАП 26 представляет блок восстановления аппроксимирующего напряжения.

Третий счетчик 12 ведет подсчет

30 синхроимпульсов с входа 29, при этом наличие в выходном сигнале дельта-кодера сдвоенных импульсов вызывает обнуление этого счетчика 12. ,Таким образам счетчик 12 подсчиты35 вает число синхроимпульсов в паузах входного сигнала и при достижении некоторого числа, выбранного с учетом того, что в сигнале холостого хода дельта-кодера практически отсутствуют шумы свободного канала,второй дешифратор 14,выдает сигнал,который через второй элемент ИЛИ 9 обнуляет второй счетчик 11. Так как это происходит одновременно в коде45 ре и декодере, то по окончании паузы второй счетчик 11 кодера и аналогичный счетчик декодера работают синхронно, благодаря чему повышается функциональная надежность и дос" товерность преобразования.

Третий и четвертый дешифраторы

15 и 16 фиксируют состояния реверсивного счетчика 24, соответствующие минимальному и максимальному шагу квантования. Сигналы с этих дешифраторов после инвертирования на элементах НЕ 20 и 21 запрещают прохождение сигналов через элементы И 6 и

1290529 4

7 на соответствующие входы реверсивного счетчика 24. В результате этого предотвращается переход кодера в режиме холостого хода от минимального и максимальному шагу квантования, а в режиме перегрузки по крутизне от максимального к минимальному, что обеспечивает быстрое вхождение кодера в нормальный режим по окончании перегрузки, а также повьппает достоверность преобразования и надежность функционирования устройства.

Формула изобретения

40

Дельта-кодер, содержащий компа- 15 ратор, первый вход которого является информационным входом устройства, триггер, регистр сдвига, первый и второй счетчики, первый дешифратор, блок постоянной памяти, арифметико- 20 .логический блок, реверсивный счетчик, блок мультиплексоров, первый и второй буферные регистры, элемент эквивалентности, первый элемент НЕ, первый элемент ИЛИ первый, втор и третий и четвертый элементы И и цифроаналоговый преобразователь, выход которого соединен с вторым входом компаратора, выход которого подклю чен к информационному входу тригге- З0 ра, выход которого, являющийся выходом устройства, соединен с управляющим входом арифметико-логического блока и информационным входом регистра сдвига, прямые и инверсные выходы первого и второго разрядов которого подключены к первому и второму входам соответственно первого и второго элементов 4, третьи входы которых объединены с входами синхронизации регистра сдвига и триггера, счетным входом второго счетчика и входом обнуления второго буферного регистра и подключены к. входу синхронизации устройства, выходы 45 первого и второго элементов И соединены с входами первого элемента ИЛИ, выход которого подключен k счетному входу первого счетчика, выходы которого соединены с соответствующими 5i входами первого дешифратора, первый и второй выходы которого подключены к соответствующим информационным входам первого буферного регистра, первый выход которого через первый элемент НЕ, а второй непосредственно соединены с первыми входами соответственно третьего и четвертого элементов И, вторые входы которых объединены с входами обнуления первых счетчика и буферного регистра и подключены к выходам элемента эквивалентности, первые и вторые входы которого соединены соответственно с выходами второго счетчика и первыми выходами блока постоянной памяти, вторые выходы которого подключены к информационным входам блока мультиплексоров, управляющие входы которого соединены с выходами реверсивного счетчика, входы прямого и обратного счета которого подключены к выходам соответственно четвертого и третьего элементов И, выходы арифметико-логического блока соединены с.информационными входами второго буферного регистра, выходы которого подключены к соответствующим входам цифроаналогового преобразователя и первым входам арифметико-логического блока, отличающийся тем, что, с целью повышения функциональной надежности и достоверности пре,е образования, в него введены второй, третий и четвертый дешифраторы,второй элемент HJIH, второй и третий элементы НЕ и третий счетчик, счетный вход которого объединен со счетным входом второго счетчика, вход обнуления подключен к выходу первого элемента ИЛИ, а выходы соединены с соответствующими входами второго дешифратора, выход которого подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом элемента эквивалентности, а выход подключен к входу обнуления второго счетчика, выходы блока мультиплексоров подключены к соответствующим вторым входам арифметико-логического блока и входам третьего и четвертого дешифраторов, выходы которых через соответственно второй и третий элементы НЕ соединены с третьими входами соответственно третьего и четвертого элементов И;

1290529

Составитель О,, Ревинский

Редактор Л. Пчолинская Техред И.Попович Корректор А.Тяско

Заказ 7916/57

Тираж 9Р2 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

*

Производственно-.полиграфическое предприятие, г. Ужгород, ул. Проектная,4