Устройство цикловой синхронизации

 

Изобретение относится к электросвязи . Цель изобретения - уменьшение времени вхождения в синхронизм. Устройство содержит выделитель 1 синхрокомбинации (СК),состоящий из адресного счетчика 7 и оперативного запоминающего блока (ОЗБ)8, форьшрователь 2 управляющих сигналов, г-р 3 эталонной СК, блок сравнения 4, контроллер 5 синхронизма и коррекционный ьлок 6. Для согласования адресной организации ОЗБ 8 со структурой цикла счетчик 7 воздействует на управляюище входы ОЗБ 8. Если п бит с выхода ОЗБ 8 совпадают с п битами эталонной СК, то блок сравнения 4 вырабатывает кратковременный импульс СК обнаружена и переводит контроллер 5 и соотв. все устр-во в состояние Подтверждение , соответствующее состоянию синхронизма , В этом состоянии устр-во может находиться в течение длительности одного цикла, а затем переходит либо в состояние Поиск, т. е. выходит из синхронизма, либо в состояние Захват, т. е, остается в режиме синхронизма. Цель достигается выполнением вьщелителя 1, 1 ил, с Ев (Л 1C со со 00 N со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 Н 04 L 7/04 ф »»

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМ,1/ СВИДЕТЕЛЬСТВУ

/ j,,r

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИй (21) 3860803/24-09 (22) 27.02,85 (46) 28.02.87, Бюл, Ф 8 (72) А.В.Литовченко, А.В.Савчук и С.И.Тарбаев (53) 621.394.6 (088.8) (56) Авторское свидетельство СССР

У 965006, кл.Н 04 L 7/08, 1983, Патент США и 4316284, кл, H 04 J 3/06, 1982, (54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ (57) Изобретение относится к электросвязи. Цель изобретения — уменьшение времени вхождения в синхрониэм.

Устройство содержит выделитель 1 синхрокомбинации (СК),состоящий из адресного счетчика 7 и оперативного запоминающего блока (ОЗБ)8, формирователь 2 управляющих сигналов, г-р 3

„„SU„„1293849 д1 эталонной СК, блок сравнения 4, контроллер 5 синхронизма и коррекционный олок 6. Для согласования адресной организации ОЗБ 8 со структурой цикла счетчик 7 воздействует на управляющие входы ОЗБ 8. Если п бит с выхода ОЗБ

8 совпадают с и битами эталонной СК, то блок сравнения 4 вырабатывает кратковременный импульс "СК обнаружена" и переводит контроллер 5 и соотв.

11 все устр-во в состояние Подтверждение", соответствующее состоянию синхронизма. В этом состоянии устр-во может находиться в течение длительности одного цикла, а затем переходит либо в состояние "Поиск", т, е. выходит из синхронизма, либо в состояние "Захват, т. е. остается в режиме синхрониэма, Цель достигается выполнением выделителя 1. 1 ил.

Изобретение относится к электросвязи и может использоваться для ци- . кловой синхронизации приемников в системах передачи цифровой информации с временным разделением каналов.

Целью изобретения является уменьшение времени вхождения в синхронизм.

На чертеже представлена структурная электрическая схема устройства цикловой синхронизации, 10

Устройство цикловой синхрониз ации содержит выделитель 1 синхрокомбинации, формирователь 2 управляющих сигналов, генератор 3 эталонной синхрокомбинации, блок 4 сравнения, контроллер 5 синхронизма, коррекционный блок б.

Выделитель 1 синхрокомбинации содержит адресный счетчик 7 и оперативный запоминающий блок 8, Коррекционный блок б содержит счетчик 9 импульсов и .первый и второй элементы

И 1О и 11.

Устройство цикловой синхронизации работает следующим образом.

В каждом цикле принимаемого группового сигнала содержится N бит, из которых п + k битов предназначены для циклового фазирования: п битов отведены для синхрокомбинации (СК), k битов — для идентификатора цикла (ИЦ). Указанные п + k битов равномерно распределены через каждые

m — - 1 информационных битов в части цикла, состоящей иэ m(n+k) битов, Тактовое колебание поступает на тактовый вход формирователя 2, выходные управляющие сигналы которого поступают на соответствующие управляющие входы блока 4 сравнения и адрес- 40 ного счетчика 7. Адресный счетчик 7 воздействует на управляющие входы оперативного запоминающего блока (ОЗБ) 8 так, чтобы согласовать адресную организацию ОЗБ 8 со структурой 45 цикла, Для этого ячейки памяти ОЗБ 8 образуют матрицу из и + k строк и m столбцов. В режиме записи биты входного сигнала последовательно записываются в строки матрицы, а в режиме 50 чтения считываются по столбцам.

На одном тактовом интервале в строку матрицы ОЗБ 8 записывается последний поступивший на информационный вход устройства цикловой синхронизации бит входного сигнала, после чего ОЗБ 8 переводится в режим чтения и из него с высокой частотой считываются n + k битов, размещенных в

1293849 2 столбце матрицы, в котором содержится и последний поступивший бит. Если в той части входно ro си гнала, которая хранится в ОЗБ 8, содержится п + k битов СК и ИЦ, то они оказываются размещенными в одном иэ столбцов матрицы ОЗБ 8. Описанная запись одного входного бита и чтение n + k битов из ОЗБ 8 повторяются на каждом тактовом интервале, При отсутствии синхронизма контроллер 5 и соответственно устройство цикловой синхронизации находятся в состоянии Поиск", При этом считываемые и битов с выхода ОЗБ 8 подаются на блок 4 сравнения, на который также поступают и битов эталонной СК с эта лонных выходов генератора 3.

Если укаэанные и битов с выхода

ОЗБ 8 совпадают с и битами эталонной

СК, то блок 4 сравнения вырабатывает кратковременный импульс "СК обнаруII жсна и переводит контроллер 5 и соответственно устройство цикловой синхронизации в состояние Подтверждение", соответствующее режиму синхрониэма, В противном случае чстоойство цикловой синхронизации остается в состоянии "Поиск", Сразу после перехода в состояние

"Подтверждение" контроллер 5 вырабатывает два сигнала, Первый из них— кратковременный импульс, поступающий с выхода контроллера 5 на вход

"Сброс" счетчика 9 коррекционного блока 6. В режиме синхронизма нулевое состояние счетчика 9 совпадает по времени с импульсом "СК обнаруже. ° на", т . е ° с моментом обнаружения СК.

Второй сигнал появляется на дополнительном выходе контроллера 5 и представляет собой низкий логический уровень, который сохраняется до потери синхронизма. Этот сигнал поступает с дополнительного выхода кон1 троллера 5 на запоминающий вход генератора 3. Он обеспечивает запоминание k битов ИЦ, поступающих с выхода ОЗБ 8 вслед за обнаруженными и битами СК, Указанные биты ИЦ записываются в генераторе 3 под воздействием синхросигнала, поступающего от формирователя 2, Значение этих битов ИЦ изменяется от цикла к циклу при поступлении на вход сигнала "Отметка цикла" генератора сигнала с выхода Отметка цикла" коррекционного блока 6. Указанное из1293849 менение ИЦ разрешается только в режиме синхронизма низким уровнем сигнала, поступающим с дополнительного выхода контролера 5 на запоминающий вход генератора 3, 5

Интервал времени, в течение которого контроллер 5 (и соответственно устройство цикловой синхронизации) может находиться в состоянии "Подтверждение", не превышает дтжтельнос- 0 ти одного цикла, а затем переходит либо в состояние "Поиск" (выходит из синхронизма), либо в состояние "Захват (остается в режиме синхронизма).

Критерием потери синхронизма в состоянии Подтверждение" является ошибочный прием первой после восстановления синхронизма СК, включая ИЦ.

Модуль счета счетчика 9 равеí N, Поэтому под действием тактового коле-20 бания, поступающего на его тактовый вход, через N тактовых интервалов после первого обнаружения СК счетчик

9 оказывается в нулевом состоянии °

Первый элемент И 10 подключенный к соответствующим разрядам счетчика 9,. вырабатывает кратковременный контрольный импульс. Этот импульс поступает на дополнительный управляющий вход контроллера 5 в тот момент времени, когда на первом его входе, подключенном к выходу блока 4 сравнения, должен появиться очередной импульс "CK обнаружена", Если в состоянии "Подтверждение" указанные импульсы не 35 появляются одновременно в ожидаемый момент обнаружения CK то устройство цикловой синхронизации считается вышедшим из синхронизма и возвращается в состояние "Поиск". Если же точно через N тактовых интервалов после первого обнаружения СК контрольный импульс (выходной сигнал блока 4 сравнения) и импульс "СК обнаружена" поступают на контроллер 5 одновремен- 4 но, то контролер 5 (и соответственно устройство цикловой синхронизации) из состояния "Подтверждение" перехо- дит в состояние "Захват", В этом состоянии контроллер 5 начинает подсчет э0 числа несовпадений во времени контрольного импульса и импульса "СК обнаружена". Из состояния "Захват" контролер 5 выходит из синхронизма только в том случае, если указанные импульсы не появляются одновременно не менее трех раз подряд в моменты ожидаемого обнаружения СК, Только в случае трех последовательных несовпадений сигнал на дополнительном выходе контроллера 5 принимает значение высокого логического уровня, что свидетельствует о переходе в состояние Поиск", т,е, о выходе из режима синхронизма.

Формул а изобретения

Устройство цикловой синхронизации, содержа@ее последовательно соединенные генератор эталонной синхрокомбинации, блок сравнения, контроллер синхронизма и коррекционный блок, а . также выделитель синхрокомбинации и формирователь управляющих сигналов, управляющие выходы которого подсоединены к соответствующим управляющим входам контроллера синхронизма, а вход сигнала "Отметка цикла" генератора эталонной синхрокомбинации подключен к выходу сигнала "Отметка цикла" коррекционного блока, причем информационный вход выделителя син.хрокомбинации и объединенные тактовые входы формирователя управляющих сигналов и коррекционного блока являются соответственно информационным и тактовым входами устройства, о т л ич а ю щ е е с я тем, что, с целью уменьшения времени вхождения в синхронизм, управляющие входы выделителя синхрокомбинации подключены к соответствующим управляющим выходам формирователя управляющих сигналов, выход выделителя сннхрокомбинации подсоединен к другому входу блока сравнения и входу сигнала "Идентификатор цикла" генератора эталонной синхрокомбинации, запоминающий, тактовый и установочный входы которого подключены соответственно к дополнительному выходу контроллера синхронизма, тактовому и дополнительному управляющему выходам формирователя управляющих сигналов, а контрольный выход коррекционного блока подсоединен к дополнительному управляющему входу контроллера синхронизма, причем выход сигнала "Отметка цикла" коррекционного блока является вь ходом устройства, а выделитель синхрокомбинации содержит последовательно соединенные адресный счетчик и оперативный запоминающий блок, информационный вход и выход которого являются соответственно информационным вхо1293849

Составитель В,Орлов

Редактор Н.Швыдкая Техред В.Кадар

Корректор Е,Сирохман

Тираж 639 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 397/59

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4 дом и выходом выделителя синхрокомби- счетчика являются управляющими вхо" нации, а управляющие входы адресного дами выделителя синхрокомбинации.