Резервированный многоканальный формирователь тактовых импульсов

 

Резервированный многоканальный формирователь тактовых импульсов, содержащий в каждом канале формирователь импульсов обнуления, входы которого соединены с выходом автогенератора и с выходом мажоритарного элемента, два элемента И-НЕ, входы первого из которых соединены с прямым выходом первого разряда и с инверсным выходом второго разряда формирователя импульсов обнуления, входы второго элемента И-НЕ соединены с выходом автогенератора и с выходом первого элемента И-НЕ, а выход - с соответствующим входом дешифратора и со счетными входами триггеров делителя частоты, триггеров привязки фазы и триггера обратной связи, выход которого соединен с информационными входами триггеров делителя частоты, обнуляющий вход первого из которых и обнуляющий вход триггера обратной связи соединены с установочным выходом формирователя импульсов обнуления, информационный вход триггера памяти соединен с выходом дешифратора, а выход - с информационным входом триггера обратной связи, одного из триггеров привязки фазы данного канала и через буферные элементы - с информационными входами триггеров привязки фазы в других каналах, выходы триггеров привязки фазы в каждом канале соединены с соответствующими входами мажоритарного элемента, отличающийся тем, что, с целью повышения надежности, в него введены два инвертора, третий-пятый элементы И-НЕ и триггер задержки, соединенный с выходами второго разряда формирователя импульсов обнуления и с установочным входом триггера памяти, стробирующий вход триггера задержки через второй инвертор подключен к выходу автогенератора и к четвертым входам четвертого и пятого элементов И-НЕ, третьи входы которых подключены к первому входу первого элемента И-НЕ и к соответствующему входу дешифратора, вторые входы - ко второму входу первого элемента И-НЕ, первый вход четвертого элемента И-НЕ соединен с выходом третьего элемента И-НЕ и со входом второго инвертора, выход которого подключен к первому входу пятого элемента И-НЕ, выход которого соединен с единичным входом второго разряда делителя, а выход четвертого элемента И-НЕ соединен с обнуляющими входами второго и последующих разрядов делителя, а входы третьего элемента И-НЕ соединены с инверсным выходом триггера привязки фазы своего канала и с выходом триггера памяти.