Устройство для имитации сбоев

 

Изобретение относится к цифровой вычислительной технике и может быть использовано для отработки и определения эффективности программноаппаратных средств контроля и обеспечения надежности работы ЭВМ. Цель изобретения расширение функциональных возможностей за счет обеспечения поразрядного динамического моделирования переходных процессов при сбоях. Устройство содержит одноразрядный блок 1 памяти, первый 2 и второй 3 блоки памяти, коммутатор 4 первую группу 5 элементов И, элементы ИЛИ 6, ИЛИ-НЕ 7 и 2И-ИЛИ 8, регистр помехи 9, вторую группу 10 элементов И, дешифратор 11, буферный регистр 12, триггер 13 и блок 14 элементов сложения по модулю два. 1 ил. с S (Л 1чЭ со 00 со ю ел М

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 03 M 13/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (61) 1107126 (21) 3978557/24-24 (22) 04.10.85 (46) 23.03.87, Бюл. ¹ 11 (72) Ю,Л,Спирин, К.В.Семин и Ю.M.Êîðáàøîâ (53) 681.3(088.8) (56) Авторское свидетельство СССР № 1107126, кл. G 06 Е 11/12, 1982. (54} УСТРОЙСТВО ДЛЯ ИМИТАЦИИ СБОЕВ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано для отработки и определения эффективности программноÄÄSUÄÄ 1298925 A 2 аппаратных средств контроля и обеспечения надежности работы ЭВМ. Цель изобретения — расширение функциональных возможностей за счет обеспечения поразрядного динамического моделирования переходных процессов при сбоях.

Устройство содержит одноразрядный блок 1 памяти, первый 2 и второй 3 блоки памяти, коммутатор 4, первую группу 5 элементов И, элементы ИЛИ 6, ИЛИ-НЕ 7 и 2И-ИЛИ 8, регистр помехи

9, вторую группу 10 элементов И, дешифратор 11, буферный регистр 12, триггер 13 и блок 14 элементов сложения по модулю два. 1 ил.

5 2 рактеристик указанных типов сбоен (задержка имитирующего импульса,, изменение формы и т.п,) посредством замены постоянного имитирующего сигнала динамической моделью.

Ячейки блока памяти, в которые вносится искажение, метятся путем записи

"1" в соответствующие адреса одноразрядного блока 1. В соответствующие адреса второго блока 3 памяти записывается информация с внесенными искажениями по отношению к аналогичной информации из первого блока 2 памяти, в котором хранятся программы, с которыми ведется работа. В регистр 9 помехи с входа 16 записывается модель помехи (код), например

11100000000000000 — задержка на три такта генератора импульсов;

01001000010(100000 — изменение формы импульса (провалы по переднему фронту — дребезг).

Таким образом, характеристики модели, ее достоверность зависят от отношения V Й„ /f s, где f частота тактового генератора; f рабочая частота имитируемого блока памяти. Для достаточной достоверности V > 10, f ограничено элементной базой, на которой выполнены устройство и сопрягаемая с ним аппаратура.

2 Оя,кри — 0 Ф 7 о

t + где t и t" — времена переключения базового элемента серии используемых

ИМС при их переключении соответственно из состояния "0" в "1" н из "1" в переходные процессы имитируют помехи с характеристиками, наиболее приближенными к реальным.

Устройство работает следующим образом.

При отработке и проверке эффектив- 4О ности программно-аппаратных средств . обеспечения надежности ЭВМ к последней вместо основной памяти подключается устройство для имитации сбоев, Перед выполнением прог раммы опреде- 45 ляется поток сбоев,, который должен имитироваться.

Устройство позволяет имитировать произвольное количество сбоев следующих типов!,искажение одного разря- 5О да информации в одной ячейке блока памяти, искажение произвольного числа разрядов в одной ячейке блока памяти; искажение одного разряда в группе ячеек блока памяти; искажение произвольного числа разрядов в группе ячеек блока памяти,, Кроме того, устройство позволяет анализировать реакцию ЭВМ на изменение динамических хаВ регистр 12 с входа 18 записывается адрес выбранного разряда, в триггер 13 с входа 17 — код режима, т.е. при нулевом или единичном значении заданного разряда модель подается на выход устройства.

При поступлении из ЭВМ адреса на информационный вход 15 происходит одновременное считывание информации, записанной по данному адресу в одноразрядном блоке 1 памяти, блоках 2 и 3 памяти. При поступлении на управляющий вход коммутатора 4 "О", считанного из одноразрядного блока

1, на выход коммутатора поступает информация, считанная иэ блока 2 па1 129892

Изобретение относится к области цифровой вычислительной техники, может быть использовано для отработки и определения эффективности программно-аппаратных средств контроля и 5 обеспечения надежности 3ВМ, а также для определения устойчивости к сбо ям ЗВМ с мажорированием и является усовершенствованием устройства по авт. св. N - 1107126. !О

Целью изобретения является расширение функциональных воэможностей эа счет обеспечения раздельного поразрядного динамического моделирования переходных процессов при сбоях. f.5

На чертеже дана структурная схема устройства для имитации сбоев.

Устройство содержит одноразрядный блок 1 памяти, первый блок 2 памяти, второй блок 3 памяти, коммутатор 4, 20 первую группу 5 элементов И, элементы ИЛИ б и ИЛИ-НЕ 7, элемент 2И-KIN

8, регистр 9 помехи, вторую группу 10 элементов И, дешифратор 11,.буферный регистр 12, триггер 13, блок 14 эле25 ментов сложения по модулю рва, информационный вход 15 устройства, вход

16 кода помехи устройства, вход 17 задания режима устройства, вход выбора разряда 18 устройства, тактовый, 30 вход 19 устройства. Регистр 9 помехи реализован на ИМС универсальных регистров, например 133ИР1, 530ИР1,,сдвиг его содержимого производится по сигналам автономного тактового ге- 35 нератора (Hp. показан).

3 12989 мяти. Если на управляющий вход коммутатора 4 с выхода блока 1 поступает "1", то на выход коммутатора поступает информация из второго блока 3 памяти, в которую перед выполнением программы внесены искажения.

Дешифратор 11 согласно кода регистра 12 открывает элемент И соответствующего разряда групп 5 и 10, при этом выделенный разряд устанавливается в соответствии с содержимым блока 3 памяти, выходы остальных разрядов групп 5 и 10 установлены в состояние "0". Если выделенный разряд содержит "1", сработает элемент

ИЛИ 6, если "0" — сработает элемент

ИЛИ вЂ  7, В соответствии с режимом, установленным на триггере 13, возбужден один из управляющих входов элемента 2И-ИПИ. В том случае, если на 2(} выходе коммутатора 4 формируется неискаженная информация, соответственно "0" — на управляющем входе коммутатора, этот "0" блокирует выходной сигнал элемента 8 и неискажен- 25 ная информация поступает на выход устройства (на выходе группы 10 код

000 ° .О).

Если искажение информации определенного слова предусмотрено и в соответствующий разряд блока 1 записана "1", то она поступает на входы элемента 2И-ИЛИ 8, сигнал разрешения регистра 9 на выходе элемента

8 сформируется в том случае, если содержимое выбранного разряда и режим контроля совпадают. По сигналу запуска автономный тактовый генератор последовательно сдвигает содержимое регистра 9 помехи, которое за время опроса имитируемого блока памяти последовательно поступает на . входы элементов И группы 10 и одновременна перезаписывается. Дешифра 45 тор 11 разрешает прохождение моделирующей импульсной последовательности в выбранном разряде, после чего она накладывается (только в случае совпадения значения выбранного разряда и режима) на искаженную информацию, мо-. делируя переходные процессы, помехи и т,п. В случае, если выбранный разряд равен нулю, характеристика имитируемого сбоя в точности соответствует коду регистра 9. Если выбранный разряд равен "1" то характеристика сбоя инверсна, Эта особенность устройства позволяет анализировать анало25 4 гичные процессы при различных значениях выбранного разряда без перезаписи содержимого регистра 9.

Искажения, введенные устройством имитации, должны быть обнаружены программно-аппаратурными средствами контроля ЭВМ. При имитации сбоев устройством определяются допустимые искажения сигналов в цепях передачи и обработки данных ЭВМ, во время выполнения программы отрабатывается реакция программно-аппаратных средств контроля и обеспечения надежности

ЭВМ. При отработке мажорированных ЭВМ к каждому каналу резерва ЭВМ подключается свое устройство имитации сбоев и для каждого канала задается свой поток сбоев, их характеристики, которые должны имитироваться при выполнении программ, при этом устройства работают аналогично отработке программно-аппаратных средств контроля ЭВМ.

Таким образом обеспечивается возможность раздельного поразрядного моделирования переходных процессов при функционировании ЭВМ в реальном масштабе времени в соответствии с заданным типом сбоев.

Формула изобретения

Устройство для имитации сбоев по авт. св. N - 1107126 о т л и ч а ю— щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения раздельного поразрядного динамического моделирования переходных процессов при сбоях, устройство содержит регистр помехи, буферный регистр, триггер, дешифратор, блок элементав сложения по модулю два, первую и вторую группы элементов И, элементы ИЛИ, ИЛИ-НЕ и 2И-ИЛИ, причем выход второго блока памяти порязрядно соединен с первыми входами элементов И первой группы, выходы элементов И первой группы соединены с входами элементов ИЛИ и ИЛИ-НЕ, выход элемента ИЛИ соединен с первым входом первой группы входом элемента

2И-ИЛИ, выход элемента ИЛИ-НЕ соединен с первым входом второй 1руппы входов элемента 2И-ИЛИ, выход одноразрядного блока памяти соединен с вторыми входами первой и второй групп входов элемента 2И-ИЛИ, третьи входы первой и второй групп входов которого соединены соответственно с прямым

Составитель Д.Ванюхин

Техред М.Коданич Корректор С.Черни

Редактор Л.Гратнлло

Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Заказ 899/60

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

5 1298925 6 и инверсным выходами триггера, инфор- дами дешнфратора, вход которого со.мационный вход которого является вхо- единен с выходом буферного регистра, дом задания режима устройства, выход информационный вход которого являетэлемента 2И"ИЛИ соединен с разрешаю- ся входом выбора разряда устройства, шим входом регистра помех, первый 5 группа выходов коммутатора и выходы информационный вход которого является элементов И второй группы соединены входом кода помехи устройства, выход соответственно с первой и второй регистра помех соединен с вторым ин- группами информационных входов блока формационным входом регистра помех и элементов сложения по модулю два, выс первыми входами элементов И второй !О ход которого является выходом устройгруппы, вторые входы элементов И пер- ства, вход сдвига регистра помех яввой н второй групп соединены с выхо- ляется тактовым входом устройства,