Запоминающее устройство с исправлением многократных ошибок

 

Изобретение относится к вычислительной технике и может быть применено для разработки запоминающих устройств универсальных и специализированных вычислительных машин. Целью изобретения является повышение надежности устройства. Устройство содержит блоки p памяти (где р - целое число), блоки 2,-2,{, свертки по модулю два (где К - число 5ад. LW А ZА (Л э У 35 эо

СОЮЗ СОВЕТСКИХ

СОЩЕЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 С 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3922230/24-24 (22) 01.07. 85 (46) 30.03. 87. Бюл. <<- 12 (71) Минский радиотехнический институт (72) М.А. Орлов, Л.А. Смирнова и Ж.И. Шетько (53) 681.327(088.8) (56) Авторское свидетельство СССР

В 733034, кл. С 11 С 29/00, 1977.

Авторское свидетельство СССР

М 1059629, кл. С .11 С 29/00, 1982.

„„$0 „„ дОЩЯЯ (54) ЗАПОМИНА10<ЦЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ МНОГОКРАТНЫХ ОШИБОК (5?) Изобретение относится к вычислительной технике и может быть применено для разработки запоминающих устройств универсальных и специализированных вычислительных машин.

Целью изобретения является повышение надежности устройства. Устройство содержит блоки 1„ — 1„, памяти (где р — целое число), блоки 2< -2 „„ свертки по модулю два (где К вЂ” число

1300 информационных выходов каждого блока памяти), триггеры 3,-3 „„ и блок 4 обнаружения некорректируемой ошибки., при этом каждый блок 1, — 1 „ памяти содержит регистры сдвига, служащие для хранения информации, блок свертки по модулю два, блоки коррекции, счетные триггеры, элемент ИЛИ и триггер. Каждый из блоков коррекции содержит элемент 2И-ЗИЛИ, два элемента И, два элемента ИЛИ и сумматор по модулю два. В основу контроля

568 функционирования ЗУ, память в котором организована в виде куба, состоящего из прямоугольных матриц, выполненных из регистров сдвига с циклической перезаписью информации, положен метод контроля по четности по строкам и столбцам каждой матрицы, а также введен контроль по одноименным .разрядам соответствующих регистров сдвига всех блоков памяти (т.е. по столбцам куба) ° 2 з.п. ф-лы, 2 ил.

Изобретение относится к вычислительной технике и может быть использовано при разработке высоконадежных запоминающих устроиств универсальных и специализированных вычислитель- 5 ных машин.

Цель изобретения — повышение надежности устройства.

На фиг. 1 изображена функциональ- 1О ная схема устройства; на фиг. 2 функциональные схемы блока памяти и блока коррекции.

Устройство содержит {см. фиг. 1) блоки t -1 „ памяти (где P — целое число), блоки 2<-2„„ свертки по модулю два, (где К вЂ” число информационных выходов каждого блока 1, — 1Р,, памяти), триггеры 3,-3 „+„ и блок 4 обнаружения некорректнруемой ошибки.

Каждый из блоков 1, — 1,, памяти содержит (см. фиг. 2) регистры 5,—

5 „<.< сдвига, блох 6 свертки по модулю два, блоки 7<-7 „„ коррекции, счетные триггеры 8<-8,<, элемен"

ИЛИ 9 и триггер 10. Каждый из блоков

7, -7„ < коррекции содержит(см. фиг.2) элемент 2И-ЗИЛИ 11, первый 12, и второй 12 элементы И, первый 13< и второй 13< элементы ИЛИ и сумматор З

14 о модулю два. На. фиг. 2 обозначены входы 15-20 с первого по шестой блоков 7<-7„„ коррекции.

Устройство работает следующим образом.

В основу контроля функционирования ЗУ память которого организована в виде куба, состоящего из прямоугольных матриц (матрица-регистры

5<-5<,„ одного блока 1, — 1р,,), положен метод контроля по четности по строкам (измерение Х) и столбцам (измерение Y) каждой матрицы, а также по столбцам куба, т.е. по одноименным разрядам соответствующих регистров 5 всех блоков 1, — 1Р„ (измерение Z) . .Регистр 5„, каждого блока 1 содержит контрольные биты, дополняющие сумму одноименных разрядов регистров 5 -5 до четной (сумма по Y).

Младший разряд каждого из регистров

5,-5„ содержит контрсльный бит, дополняющий сумму всех разрядов соответствующего регистра 5 до четной

{сумма по Х) ° Блок 1,, содержит контрольные биты, дополняющие сумму одноименных элементов каждого из накопителей 1 — 1 до четной (сумма

< по Z).

Наличие хотя бы двух единичных сигналов Хи Z, или Yи Z, или Хи Y однозначно определяет расположение ошибочного разряда при всех однократньгх, двухкратных и несимметричных многократных ошибках. В случае возникновения четырехкратной симметричной ошибки формирователь 4 выдает сигнал некорректируемой ошибки, поскольку в данном случае возникает лишь один из сигналов Х, Y либо Z.

Из этого вьп екает функция:, выполняемая блок ом 4 (см. фиг . 1):

F =XY2

+YXZ+ZXY

+Х + +Х

13005

2 » +2 г+ ° ° ° +2 кн

5 где Х=(Х,,Х „..., X +, ) — множество сигналов с K+2)-х выходов блоков

1 1py<, Y=(Y Yz > .. e, Yp,<) - MHo же ство сигналов С (К+3) -х выходов блоf0 ков 1, — 1р„, Е = f2, 2,, ..;, 2 +,— множество сигналов с выходов триггеров 3,-3„+„.

Причем ситуация Х Z Y возникает тогда, когда четырехкратная симмет-;: ричная ошибка расположена в плоскос-! «! ти YZ, ситуация Y Z Х вЂ” когда ошибка расположена в плоскости ZX, а cu-! t туация Z X Y — когда ошибка располо. жена в плоскости XY.

В каждом такте считывания на выходах регистров 5 -5„„ появляются одноименные разряды содержащего каждого из регистров 5,-5„„,, причем после полного считывания информация занимает свое первоначальное положение, т.е. циклически перезаписывается.

Рассмотрим функционирование устройства в динамике.

Для наглядности, например, допустим, что произошла однократная ошибка b в третьем разряде регистра

5 блока 1, (см. фиг. 2}. Тогда после полного цикла считывания содержимого регистров 5 -5„, триггер 8

35 зафиксирует единичный сигнал (сумма по координате Х), поскольку количество единиц, хранящихся в регистре 5< изменится на единицу в большую или меньшую сторону. При этом на третьем такте считывания блок 6 также сформирует единичный сигнал (сумма по координате Y), который будет зафиксирован триггером 10, на третьем такте считывания блок 22 также сформирует единичный сигнал (сумма по координате Z) который будет зафиксирован триггером 3 . Установление в единицу триггера 3 и триггера 10 блока 1, приводит к запрету режима счета триггера 8 и установлению режима коррекции. Триггер 8 будет хранить координату Х возникшей ошибки.

Коррекция ошибочного разряда ocyt ществляется следующим образом.

Перед началом цикла коррекции на входе 19 блока 7г присутствует еди68 4 ничный сигнал с выхода триггера

8, (Х), а на входах 18 и 16 будут единичные сигналы с выходов триггеров 10 и Зг соответственно. Следовательно, элемент ИЛИ 13 открывается.

На третьем такта считывания ошибочный разряд появляется на втором выходе регистра 5 и блок 6 сформирует единичный сигнал Y. Одновременно с этим блок 2г также сформирует единичный сигнал Z. Эти сигналы появляются на входа 18 и 15 блока 7г, и элемент

2И-ЗИЛИ 11 блока 7г открывается, в результате на выходе элемента И 12 также появляется единичный потенциал.

Ошибочный разряд складывается с единичным потенциалом с выхода элемента И 12< т.е. инвертируется, проходит через элемент ИЛИ 13 и на сле. дующем такте считывания, уже исправленный, записывается в регистр 5

Ни в одном другом блоке 7, 7>-7«> не возникает ситуации совпадения сигналов Х, Y, Z и информация с выходов соответствующих регистров 5 проходит на их входы без изменения (Нерез элементы И 12, ИЛИ 13г) . Аналогичное положение характерно и для остальных блоков 1 -1 +,, так -как ни в одном из них не возникает единичных сигналов Х и Y.

В случае возникновения двойной ошибки по оси Х (т.е. в разных разрядах одного регистра 5) сигнал Х не возникает, т.е. ни один из триггеров 8 -8„„не устанавливается в единицу. Однако единичный сигнал дважды возникает на выходе блока 6, что фиксируется триггером 10. Единичные сигналы дважды формируются соответствующим блоком 2, что приводит к установлению в единицу триггера 3.

В очередном цикле считывания происходит коррекция ошибочных разрядов, причем сигнал 7 выявляет момент появления ошибочного разряда на выходе регистра 5, а сигнал определяет номер выхода, на котором появляется сбойный разряд, и комер блока 7, 1 который должен активизироваться. Процедура коррекции происходит аналогично аписанному, толька в данном случае элемент 2 -3KIH 1 открывается при совпадении единичных сигналов Z и Y на его входах 18 и !5. На входе

19 присутствует нулевой сигнал с выхода соответствующего триггера 8, так как íà его входе 16 присутствует

130056

„единичный сигнал, запрещающий режим счета.

В случае возникновения двойной ошибки на оси Y (в одноименных разрядах, например, регистров 5< и 5q ) сигнал Y не возникает, однако в триггерах 8, и 8„. будет зафиксирована единичная ситуация. Блоки 2» и 2„ также сформируют единичные сигналы, которые будут зафиксированы тригге- 10 рами 3» и 3„, единичные сигналы с выходов которых подаются на входы 16 блоков 7» и 7,» соответственно.

Коррекция ошибочных разрядов в этом случае осуществляется следующим 15 образом.

При появлении ошибочных битов, например, на первом и К-м выходах регистров 5» и 5„, блоки 2» и 2 вырабатывают сигналы Z, которые посту- 20 пают на входы 15 блоков 7, и 7„, вкоторых элементы 2И-ЗИЛИ 11 открываются при совпадении сигналов Z и Х на их входах 15 и 19 соответствен-, но. Происходит исправление ошибки, причем блоки 7» и 7„ других блоков не активизируются из-эа отсутствия сигнала Х на входах 19.

Аналогично выявляются и исправляются двукратные ошибки по оси Z (в 30 одноименных разрядах одноименных регистров 5. разных блоков 1), при этом сигнал коррекции возникает при совпадении единичных сигналов Х и Y.

Аналогичным образом выявляются и исправляются многократные ошибки, креме симметричных по крайней мере по двум осям симметрии, причем все ошибки большей кратности сводятся к описанным выше четырехкратным сим- 40 метричным ошибкам, а при их отсутствии исправляются полностью.

Самоконтроль и самокоррекция в предлагаемом устройстве осуществляется sa счет аналогичных описанным 45 выше процедур применительно к блоку к регистрам 5„, каждого из накопителей 1»-1р, причем роль контрольных символов для проведения самакаитраля и самакоррекции выпол- 50 няет полезная информация, записанная в регистрах 5»-5 каждого из блоков

1» 1р в

Формула иэ обретения

8 6 держащее блоки памяти и блок обнаружения некорректируемой ошибки, выход которого является контрольным выходом устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения надежности устройства, в него введены блоки свертки по модулю два и триггеры, причем информационные выходы каждого блока памяти подключены к входам соответствующих блоков свертки по модулю два, выход каждого из которых соединен с соот:ветствующими информационными входами блоков памяти и входом соответствующего триггера, выход которorо подключен к входам обращения одноименного блока памяти и соответствующему входу первой группы блока обнаружения некорректируемой ошибки, входы второй и третьей групп которого соединены соответственно с первыми и вторыми контрольными выходами блоков памяти.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что каждый блок памяти содержит регистры сдвига, блок свертки по модулю два, триггер, счетные триггеры, элемент ИЛИ и блоки коррекции, первые и вторые входы которых являются соответственно информационными входами и |зходами обращения блока памяти, а;зыходы соединены с входами регистров сдвига, причем третьи входы блсков коррекции и первые управляющие входы счетных триггеров подключены к выходу триггера, единичный вхсд которого соединен с BblzopoM блока свертки по модулю два и четвертыми: входами блоков коррекции., пятый вход каждого из которых подключен к выходу соответствующего счетного триггера и со— ответствующему входу элемента HJIH, выход каждого регистра свдига соединен с входом блока свертки по Мо дулю два, шестым входом соответствующего блока коррекции и счетным входом соответствующего счетного триггера, второй управляющий вход которого подключен к второму входу соответствующего блока коррекции, выходы регистров сдвига являются информационными выходами блока памяти, первым и вторым контрольными выходами.которого являются выход элемента

ИЛИ и выход триггера.

Запоминающее устройство с исправлением многократных ошибок, со I

3. Устройст:во по пп. 1 и 2, о тл и ч а ю щ е е с я тем, что каждый блок коррекции содержит элемен130056

7 ты И, элементы ИЛИ,. сумматор по модулю два и элемент 2И-ЗИПИ, выход ко. торого соединен с входом первого элемента И, второй вход которого подключен к выходу первого элемента ИЛИ, а выход — к инверсному входу второго элемента И и первому входу сумматора по модулю два, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого подклю- 10 чен к выходу второго элемента И, а выход является выходом блока, первым

0m

0m

Отд

0m

15 фиа. 2

Составитель Т. Зайцева

Техред Л.Сердюкова Корректор М.Шароши

Редактор Н.Киштулинец

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35; Раушская наб., д. 4/5

Заказ 1156/53

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

0m

0mB

1Е

Отд

От 2

ОтЗ входом которого являются второй и пятый входы элемента 2И-ЗИЛИ, причем входы первого элемента ИЛИ являются вторым и третьим входами блока, четвертым входом которого являются чет" вертый и шестой входы элемента 2ИЗИЛИ, первый и третий входы которо,. го являются пятым входом блока, mecтым входом которого являются второй вход сумматора по модулю два и прямой вход второго элемента И.