Устройство для обслуживания запросов

 

Изобретение относится к вычислительной технике, в частности к устройствам приоритетного обслуживания запросов, и может быть использовано в вычислительных системах обработки данных. Изобретение позволяет расширить область применения устройства за счет организации приоритета одновременно поступивших запросов. Устройство содержит 3N-1 групп элементов И (N - длина очереди), N запоминающих и N-I промежуточных регистров , элементы ИЛИ, блок приоритета, блок управления. Запросы, приходлщие в устройство, запоминаются в блоке приоритета в порядке их поступления от 1-го канала к 0-му (М - число запросных входов устройства) и через элемент ИЛИ, как сигналы запуска, . поступают в блок управления. Блок управления производит выдачу тактовых импульсов основнойсинхросерии в цепи управления устройством, в результате чего производится перепись запросов из блока приоритета. Устройство позволяет осуществить независимую запись/чтение запросов и привязать ввод/вьшод запросов к основной синхросерии, 1 з.п,ф-лы, 3 ил. сл со о tsD ЬО 00 о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК,SU„„ I3022Ù А1 (59 4 G 06 F 9/46!

1 R c !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3988145/24-24 (22) 09.12.85 (46) 07.04.87. Бюл,11 - 13 (72) В,С.Чернышев (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1056196, кл. G 06 F 9/46, 1982, Авторское свидетельство СССР

Ф 650078, кл. G 06 F 9/46, 1976. (54) УСТРОЙСТВО ДЛЯ ОБСЛУЖИВАНИЯ ЗАПРОСОВ (57) Изобретение относится к вычислительной технике, в частности к устройствам приоритетного обслуживания запросов, и может быть использовано в вычислительных системах обработки данных. Изобретение позволяет расширить область применения устройства за счет организации приоритета одновременно поступивших запросов, Устройство содержит ЗЙ-1 групп элементов И (N - длина очереди), N запоминающих и Й-1 промежуточных регистров, элементы ИЛИ, блок приоритета, блок управления. Запросы, приходящие в устройство, запоминаются в блоке приоритета в порядке их поступления от 1-го канала к 0-му (И - число запросных входов устройства) и через элемент ИЛИ, как сигналы запуска,, поступают в блок управления. Блок управления производит выдачу тактовых импульсов основной синхросерии в цепи управления устройством, в результате чего производится перепись запросов из блока приоритета. Устройство позволяет осуществить независимую запись/чтение запросов и "привязать" ввод/вывод запросов к основной синхросерии. 1 з.п,ф-лы, 3 ил, 2280 2

Происходит установка триггера 45 первого канала в единичное состояние, в паузу (до импульса синхронизации) через элемент И 48 этого канала происходит установка триггера 46 в единичное состояние, Последний подготав. ливает к открытию элемент И 49 своего канала и блокирует элемент И 49 последующих каналов и элемент И 42, 45

1 130

Изобретение относится к области вычислительной техники, в частности к устройствам приоритетного обслуживания запросов, и может быть использовано в многопроцессорных вычислительных системах обработки данных, Целью изобретения является расширение области применения за счет организации приоритета одновременно поступивших запросов.

На фиг.1 изображена структурная схема предлагаемого устройства; на фиг.2 — то же, блока управления для .М = М = 3, где М вЂ” число запросных входов устройства, N - длина фиксируемой очереди запросов; на фиг.3 временная диаграмма работы устройства, Устройство содержит запоминающие, регистры 1, промежуточные регистры

2, группы элементов И 3-5, элементы

ИЛИ 6 и 7, запросные входы 8-10, разрешающие выходы 11-13, блок 14 приоритета, состоящий из М каналов, а в каждом канале — три триггера 15. 17, элемент КЕ 18, четыре элемента И19-22, а со второго канала — дополнительно элемент И 23, блок 24 управления, содержащий вход 25 пуска, выхо- ды 26 и 27 чтения и хранения, тактовый вход 28, первый вход первой группы тактовых входов 29, первый вход второй группы тактовых входов

30, тактовые выходы 31 и 32, второй вход первой группы тактовых входов

33, второй. вход второй группы тактовых входов 34, третьи входы первой и второй групп тактовых входов соответственно 35 и 36, тактовые выходы

37 и 38, шины 39 и 40 указателей

"Памят 0", "Память 1" соответственно, элемент НЕ 41, элемент И 42, группу элементов И 43, узел 44 приоритетной селекции импульсов, состоящий из (И+1) каналов, содержащих по два триггера 45 и 46, три элемента И 47-49; узел 50 приоритетной селекции импульсов, состоящий из N каналов, а в каждом канале — два триггера 51 и 52 и три элемента И 5355, 1

Устройство работает следующим образом, Перед началом работы на общую шину (не показана) сброса запоминающих 1 и промежуточных 2 регистров, триггеров 15-17 блока 14 приоритета и триггеров 45,46,51 и 52 узлов 44

40 и 50 приоритетной селекции импульсов блока 24 управления соответственно каждого иэ каналов поступает импульс сброса и устанавливает их в исходное нулевое состояние, Образуется цепь сквозного переноса (если на входы 8-10 не поступает ни один импульс запроса) импульсов синхронизации с тактового входа 28 через элемент И 42 на тактовый выход

38.

Пусть в момент времени t (фиг,3) на входы 8-10 каждого из М каналов поступили одновременно запросы и зафиксировались в триггере 16 своего канала, в паузу (до импульса синхронизации) через элемент И 22 каждого иэ каналов произойдет перепись запроса в триггер 17. Единичный выход триггера 17 первого канала подготавливает к открытию элемент И первого канала группы элементов И 5, а нулевой выход триггера 17 блокирует элементы И 23 последующих каналов блока 14 приоритета, Высокий уровень сигнала с единичного выхода триггера 16 каждого из

M каналов поступает на входы элемейта ИЛИ 7, с выхода которого — на вход 25 пуска блока 24 управлеййя, который подключен к первым входам элементов И группы элементов И 43, на втором входе элемента И группы элементов И 43 присутствует единичный уровень сигнала с нулевого выхода триггера 51 узла 50 приоритетной селекции импульсов, а последующие элементы И группы элементов И 43 заблокированы нулевыми уровнями сигналов, поступающими с единичных выходов триггера 52 узла 50 приоритетной селекции импульсов предыдущих каналов, Далее первый импульс синхронизации поступает на выход 30, нулевой вход триггера 45 узла 44 приоритетной селекции импульсов, единичный вход триггера 51 узла 50 приоритет3 13022 ной селекции импульсов N"ãî канала и на один из входов элемента ИЛИ 6, Приходящий с выхода 30 на первые входы N-ой группы элементов И 5 селектированный из синхросерии положительный импульс производит запись первого запроса поступившего на вход

8 устройства в N-й запоминающий регистр 1 происходят установка триггера 45 узла 44 приоритетной селек- 10 ции импульсов в исходное нулевое состояние и установка триггера 51 N-ro канала узла 50 приоритетной селекции импульсов в единичное состояние.

Импульс с выхода элемента ИЛИ 6 15 производит через элемент И 20 первого канала блока 14 приоритета установку в единичное состояние триггера

16, а триггера 15 — в исходное нулевое состояние (низкий уровень сигна- 20 ла с нулевого выхода .триггера 15 блокирует действие сигнала запроса по входу 8, если его длительность больше одного периода частоты синхронизации). 25

В паузу (после импульса синхронизации) триггер 17 первого канала блока 14 приоритета возвращается в исходное состояние, блокируя элемент

И первого канала группы элементов И 30

5, и подготавливает к открытию элемент И 23 последующих каналов. Кроме того, в паузу происходит установка триггера 52 узла 50 приоритетной селекции импульсов М-го канала в еди- 35 ничное состояние, что подготавливает к открытию последующий элемент И группы элементов И 43, Происходит установка триггера 45 второго канала в единичное состояние,40 а в паузу (до импульса синхронизации) через элемент И 48 этого канала— установка триггера 46 в единичное состояние, далее селектирование второго импульса синхронизации на выход 45

34, запись запроса, поступившего на вход 9, в (N-1) запоминающий регистр

1 и аналогично рассмотренному (работа

1-го канала) установка в исходное состояние 2-.ro канала блока 14 прис- 50 ритета и узла 44 приоритетной селекции импульсов, Аналогичным образом происходит эа» полнение с (N-1)-ro запоминающего регистра 1 по 1-й запоминающий регистр 1, При заполнении М запоминающих ре-., гистров 1 устройства на шине указате80 ля "Память 1" появляется единичный уровень сигнала, а на тактовом выходе 38 — синхронизирующая серия, которая отличается от предыдущей (входной 28) отсутствием импульсов, селектированных на выходы 3,34 и 36, т.е. соответствующих количеству запросов, поступивших за это время на входы

8-10 устройства, Далее каким-то реальным устройством производится обработка (чтение) поступивших запросов, для этого реальное устройство выставлйет единичный уровень сигнала на вход 27 устройства.

Для простоты восприятия режима чтения рассмотрим работу предлагаемого устройства в автогенераторном режиме, Для этого мысленно соединим управляющие выходы 26 и 27 с входами

39 и 40 устройства соответственно, При появлении на выходе 36 устройства импульса произойдет установка триггера 51 первого канала узла 50 приоритетной селекции импульсов в единичное состояние, что повлечет за собой установку в единичное состояние триггера 45 (М+1) канала узла 44 приоритетной селекции импульсов, В паузу произойдет установка триггера 46 (N+1) канала в единичное состояние, а первым импульсом отрицательной фазы синхронизирующей серии с выхода 32 информация, содержащаяся в (М-1) запоминающих регистрах

1, переписывается через соответствующие группы элементов И 3 в промежуточные регистры 2 устройства.

Импульс положительной фазы синхронизирующей серии с выхода элемента

И 49 (М+1) канала узла 44 приоритет,ной селекции импульсов поступает на опросные входы элементов И 5 устройства и опросные входы элементов

И 55 узла 5 приоритетной селекции импульсов каждого из М каналов, происходит перепись с промежуточных регистров 2 в запоминающие регистры

1 поступивших запросов, I

Импульс с выхода 35 узла 50 приоритетной селекции импульсов первого канала поступает via нулевой вход М триггеров 1-го запоминающего регистра 1 и устанавливает его в исходное нулевое состояние, Тот же импульс поступает на нулевой вход триггера

51 1-го канала узла 50 приоритетной селекции импульсов и устанавливает

1302280 его в исходное нулевое состояние, что блокирует элемент И 54 и подготавливает к открытию элемент И 53 этого канала, В следующую паузу происходит промежуточный сдвиг информации еще на один промежуточный сдвиг узла 50 приоритетной селекции импульсов в исходное нулевое состояние.

Следующий импульс положительной фазы синхронизирующей серии (выход

33) осуществляет окончательный сдвиг информации еще на один запоминающий регистр 1 и сброс в исходное нулевое ,состояние следующего запоминающего . регистра 1. 1

Освобождаются запоминающие регистры 1 устройства от 1-го канала к

N-му.

В момент обработки (чтения) поступает очередной запрос по какому-либо из запросных входов 8-10, тогда в паузу произойдет установка в единичное состояние триггера 45 ближайшего освободившегося канала (i"го канала) узла 44 приоритетной селекции импульсов, нулевой выход триггера 4б которого заблокирует элементы И 50 последующих каналов, в том числе и (N+1) канал, 1. Устройство для обслуживания запросов, содержащее N запоминающих регистров (N. - длина очереди обслу" живания), (N-1) промежуточных регистров, группы элементов И, из которых (2N-1) групп элементов И содержат по 2М элементов И (M - число запросных входов устройства) и N групп по

М элементов И в каждой, причем прямые и инверсные выходы i-ro запоминающего регистра (1 = 1,2..., N-1) соединены с первыми входами элементов И 1-ой группы, выходы которых соединены с прямыми и инверсными входами 1-ro промежуточного регистра, прямые и ин25 версные выходы 1-го промежуточного регистра соединены с первыми входами элементов И К-й (К = N+1+i) группы, выходы которых подключены к первым прямым и инверсным входам (i+I )-ro запомис

3g нающего регистра, вторые прямые входы

1-го запоминающего регистра соединены с выходами И 1 -й группы (3 =

2N+j;j = 1,N), прямые выходы N-ro запоминающего регистра являются выходами представления обслуживания устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет организации приоритета одновременно поступивших

40 запросов, в него введены два элемента ИЛИ, блок управления и блок приоритета, содержащий М каналов, в каждом f-ì канале (f = Г, И) - триггеры, элемент НЕ и

45 четыре элемента И, а в с -м канале (q = 2, М) - дополнительный пятый элемент И, причем f-й запросный вход устройства соединен с первым входом первого элемента И f-го канала блока

5 приоритета и входом элемента НЕ f"ão, канала блока приоритета, выход которого соединен с нулевым входом перНа выходе 31 устройства — отсутствие импульсов синхронизирующей серии, произойдет запись поступивше"

ro запроса в запоминающий регистр 1 (i"é регистр) устройства согласно освободившейся очереди, По окончании записи поступившего запроса освободившийся 1-й канал узла 44 приоритетной селекции импульсов подготавливает к открытию элемент И 49 (И+1) канала и цикл сдвига (чтения) продолжаеося до тех пар, пока на шине указателя "Память 0" не появится единичный уровень сигнала,, сигнализирующий о том, что запросы, поступившие в устройство, сосчитаны, Происходит установка триггера 45 (И+1) канала узла 44 приоритетной селекции импульсов в исхОдное нулеsoe состояние, что блокирует элемент И 48 и подготавливает к открытию элемента И 47 этого канала. В паузу происходят установка триггера 46 (И+1) канала в исходное нулевое состояние, блокировка элемента И 49 этого канала и подготовка к открытию элемента И 42, Импульсы синхронизации с выхода

38 поступают в качестве синхронизирующей серии, которая отличается от предыдущей (входной) отсутствием импульсов, количеством равным двойному количеству поступивших запросов по входам 8-10 устройства, Формула и з о б р е т е н и я, вого триггера f-го канала блока приоритета, нулевой выход которого соединен с вторым входом первого эле.мента И f-го канала блока приоритета, выход которого соединен с единичным входом второго триггера f-ro канала блока приоритета, единичный и нуле02280

7 вой выходы которого соединены с первыми входами второго, третьего элементов И f-ro канала блока приоритета соответственно, выходы которых аоединены соответственно с единичным и нулевым входами третьего триггера

f-ro канала блока приоритета, единичный выход третьего триггера q"ãî канала блока приоритета подключен к первому входу четвертого элемента И

q"го канала блока приоритета, нулевой выход третьего триггера Ь-го канала блока приоритета (Ь = 1, М-1) подключен к (Ь+1)-му входу четвертого элемента И (Ь+1)"ro канала блока, приоритета, единичный выход третьего триггера первого канала блока приоритета и выходы четвертых элементов

Г

И q-ro канала блока приоритета соединены с первыми входами соответствующих элементов И -й группы и первыми входами пятых элементов И f-го канала блока приоритета, вторые входы которых соединены с выходом первого элемента ИЛИ, единичный вход первого триггера и нулевой вход второго триггера f-го канала блока приоритета о соединены с выходом пятого элемента

И f-го канала блока приоритета, первый тактовый выход блока управления соединен с вторыми входами второго и третьего элементов всех каналов блока приоритета, единичные выходы второго триггера всех каналов блока приоритета соединены с группой входов второго элемента ИЛИ, выход которого соединен с входом пуска блока управления, выход элемента НЕ f-го канала блока приоритета соединен с нулевым входом первого триггера f-го канала блока приоритета, первая группа тактовых выходов блока управления соединена с вторыми входами каждого

i-ro запоминающего регистра, вторые входы элементов И 3 -й группы подключены к 1"му выходу второй группы тактовых выходов блока управления и к группе входов первого элемента

ИЛИ, вторые входы элементов И i-й группы соединены с вторым тактовым выходом блока управления; вторые входы элементов И К-й группы соединены с третьим тактовым выходом блока управления, тактовый вход устройства соединен с тактовым входом блока управления, 1

2, Устройство по п, 1, о т л и ч а ю щ е е с я тем, что блок уп8 равления содержит элемент НЕ, эле- мент И, группу элементов И, два узла селекции импульсов, состоящие из (N+1) и М каналов соответственно„ а в каждом канале каждого узла приоритетной селекции импульсов — два триггера и три элемента И, причем нулевой и единичный выходы первого триггера каждого канала каждого узла селекции импульсов соединены с первыми входами соответственно первого и второго элементов И канала, выходы которых соединены соответственно с нулевым и единичным входами второго триггера канала, единичный выход второго триггера каждого канала подключен к второму входу третьего элемента И соответствующего канала, нулевой выход второго триггера Ь-го канала (d=(N) подключен к о-м нходам (с = 3, N+3) третьего элемента И (d+1)-ro канала, выходы третьего элемента И d-го канала первого узла селекции импульсов являются второй группой тактовых выходов блока управления и соединены с нулевым входом первого триггера d-го канала, тактовый вход блока управления соединен с первым входом третьего элемента И каждого канала первого узла селекции импульсов, первым входом элемента И, входом элемента НЕ, выход которого соединен с вторыми входами первого и второго элементов И, каждого из каналов, каждого из узлов селекции импульсов и является первым тактовым выходом блока управления, единичный вход первого триггера d-го канала первого узла селекции импульсов соединен с выходом д-го элемента

И группы элементов И, а нулевой и единичный входы первого триггера (И+1)-го канала первого узла селекции импульсов являются входами чтения и хранения запросов устройства соответственно, выходы второго и третьего элементов И (N+1)-ro канала первого узла селекции импульсов являются вторыми и третьими тактовыми выходами блока управления соответственно, выход третьего элемента

И (N+i)-го канала первого узла селекции импульсов подключен к первым входам третьего элемента И d-го канала второго узла селекции импульсов, выходы третьего элемента И d-го канала первого узла селекции импульсов соединены с единичными входами первых триггеров d-ro канала второго

I30ZZ80

I0 узла селекции импульсов, нулевой выход первого триггера d-ro канала вто рого узла селекции импульсов подключен к первому входу d-го элемента И группы элементов И, единичный выход второго триггера h-го канала (h 2, N) второго узла селекции импульсов подключен к второму входу Il-го элемента И, группы элементов И„ третьи входы элементов И группы соеди- I0 иены с входом пуска блока управления, нулевой выход первого триггера N-го канала и единичный выход первого триггера первого канала второго узла селекции импульсов являются выходами указателей "Память 0" и |Память 1", входы элемента И подключены к нулевому выходу второго триггера каждого из каналов первого узла приоритетной селекции импульсов и тактовому . входу. блока управления, выход является выходом сопряжения устройства, > выходы третьего элемента И d-ro канаsaba второго у-эла являются первой группой тактовых выходов блока управления, l302280 рю сом л

Ы (из/

45(ы) Составитель М,Сорочан

Редактор Л,Гратилло Техред Л.Олейник Корректор А. Ильин

Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д,4/5

Заказ !2!7/4р

Производственно-полиграфическое предприятие, г,Ужгород, ул,Проектная,4