Цифроаналоговый преобразователь с автоматической коррекцией нелинейности

 

Изобретение относится к информационно-измерительной технике и может найти применение в системах сбора и обработки измерительной информации, , системах автоматического управления, гибридных вычислительных комплексах. Цель изобретения - упрощение устройства и повышение быстродействия.Цифроанапоговый преобразователь (ЦАП) с автоматической коррекцией нелинейности содержит первый ЦАП 1, компаратор 2, аналоговый сумматор 3, второй ЦАП со О ю со СП

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1302435 А1 дц 4 Н 03 M 1/66

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2!) 3850047/24-24 (2,2) 30.01. 85 (46) 07.04.87. Бюл. У 13 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) А.А.Воротов, Р.И.Грушвицкий, А.Х.Мурсаев и В.Б.Смолов (53) 681 ° 325 (088 ° 8) (56) Авторское свицетельство СССР.

И 809549, кл. Н 03 М 1/66, 1979.

Микроэлектронные кодирующие и де кодирующие преобразователи. / Под. ред. В.Б.Смолова. — П.: Энергия, 1976, рис. 7-9. (54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ

С АВТОМАТИЧЕСКОЙ КОРРЕКЦИЕЙ НЕЛИНЕЙНОСТИ (57) Изобретение относится к информационно-измерительной- технике и может найти применение в системах сбора и обработки измерительной информации, системах автоматическогo управления, гибридных вычислительных комплексах.

Цель изобретения — упрощение устройства и повьппение быстродействия.Циф.роаналоговый преобразователь (ЦАП) с автоматической коррекцией нелинейности содержит первый ЦАП i, компаратор

2, аналоговый сумматор 3, второй ЦАП

13

4,. первый регистр 5, блок 6 управления, второй регистр 7, D-триггер 8, вычислитель 9 поправок, цифровой сумматор 10, источник 11 опорного напряжения, датчик 12 преобразуемого кода, переключатель 13. Цель изобретения достигается путем введения D-триггера 8, цифрового сумматора 10, переключателя 13, при этом коррекция выполняется путем модификации кода, по02435 даваемого на ЦАП 1. Код модифицируется путем прибавления на цифровом сумматоре 10 к преобразуемому коду кода поправки, формируемого вычислителем

9 поправки. D-триггер 8 и переключатель 13 обеспечивают работу устройства при возникновении сигнала переноса в цифровом сумматоре 10. 2 з.п. ф-лы, 3 ил.

Изобретение относится к информационно-измерительной технике и может найти применение в системах сбора и обработки измерительной информации, системах автоматизированного управления, гибридных вычислительных комплексах °

Цель изобретения — упрощение уст" ройства и повышение быстродействия.

На фиг.1 приведена функциональная схема цифроаналогового преобразователя (ЦАП) с автоматической коррекцией нелинейности; на фиг.2 — функциональная схема блока управления; на фиг.3 — функциональная схема вычислителя поправок.

Цифроаналоговый преобразователь с автоматической коррекцией нелинейности (фиг.1) содержит первый цифроаналоговый преобразователь 1, компаратор 2, аналоговый сумматор 3, второй цифроаналоговый преобразователь

4, первый регистр 5, блок 6 управления, второй регистр 7, D-триггер 8, вычислитель 9 поправок, цифровой сумматор 10, источник 11 опорного напряжения, датчик 12 преобразуемого кода, переключатель 13.

Блок 6 управления (фиг.2) выполнен на первом 14, втором 15 и третьем 16 генераторах тактовых импульсов, первом RS-триггере 17, первом элементе

18 задержки, первом элементе И 19, втором элементе 20 задержки, элементе ИЛИ 21, регистре 22 сдвига, группе последовательно соединенных элементов ИЛИ 23, регистре 24 последовательного приближения, коммутаторе 25,втором RS-триггере 26, втором 27, третьем 28 и четвертом 29 элементах И.

Пои ятом первая группа информационных

2 выходов блока 6 (выходы регистра 22 сдвига за исключением старшего и младшего) содержит Й вЂ, выходов, где

N, — число корректируемых разрядов

ЦАП 1, втоРая группа информационных выходов блока 6 (информационные выходы регистра 24 последовательного приближения) содержит N„„ выходов, где N „ — число некорректируемых раэ10 рядов ЦАП 1, третья группа информаци" онных выходов блока 6 (выходы коммутатора 25) содержит И, выходов.

Вычислитель 9 поправок (фиг.3) выполнен на сумматоре 30, группе по15 следовательно соединенных регистров

31, первом регистре 32, первом вычитателе 33, втором и третьем регистрах

34 и 35, втором вычитателе 36, регистре 37 сдвига, элементе И .38, накап20 ливающем сумматоре 39, элементе ИЛИ 40.

Цифроаналоговый преобразователь с автоматической коррекцией нелинейнос" ти работает следующим образом.

Число N „ выбирается так, что сум25 ма весов младших разрядов ЦАП превышает максимально возможную погрешность корректируемых старших разрядов.

Коэффициент передачи аналогового

30 сумматора по второму входу устанавливают таким, что изменение напряжения на его выходе при переключении ключа с точностью до допустимой абсолютной погрешности коррекции равняется нап35 ряжению, возникающему на его выходе при подаче логической "1" только на один самый младший разряд в группе старших.

При одинаковой технологии изго40 товления соответствующие коэффициенты передачи реализуются с равными для м м

u, = ., =c+Q .g,» о

Ф(м +N ) С+Е61d1

f5 весовой коэффициент i-го разряда ЦАП значение i-ro разряда кода, подаваемого на ЦАП; ошибка задания весового ко- 2р эффициента, причем л;= О при icN где а

1-tt а. = а.2 +а; (2)

25 где a„- полагается равным нулю, т.е. вес старшего разряда принимается за эталон масштаба преобразования.

Отклонение а„ от "реального" эталона является ошибкой масштаба преоб-Зр разования и может при необходимости быть скорректированно другими известными методами и в дальнейшем не рассматривается, причем

35 (3) где а — весовой коэффициент младшего к разряда из группы старших 4р разрядов преобразуемого кода.

Предположим также, что д О, т.е.

3 13024 всех разрядов и каналов аналогового

:умматора относительными погрешностями. Так как веса младших разрядов и дополнительного входа примерно равны абсолютной погрешности старших разрядов, абсолютные погрешности их за5 дания пренебрежимо малы. Полагают, что

4 погрешность всех корректируемых разрядов, количество которых равно N, — .

Результаты моделирования на ЭВИ показывают, что для того, чтобы эффективно производить коррекцию, достаточно корректировать 5-7 старших разрядов

ЦАП 1.

Цикл начинается при формировании вторым генератором 15 тактовых импульсов импульса "Начало цикла". При этом первый RS-триггер 17 блока 6 управления переводится в состояние логической "1", что соответствует режиму "Контроль". Одновременно записывается. "1" в старший разряд регистра

22 сдвига блока 6 управления. Регистры 31, 34 и 35 и накапливающий сумматор 39 вычислителя 9 поправок сбрасываются в ноль, а в регистр 37 сдвига вычислителя поправок заносятся старшие разряды кода, подлежащего преобразованию.

Этап контроля занимает N, периодов тактовых импульсов первого генератора 14 тактовых импульсов (ГТИ).

В каждом периоде импульс с ГТИ 14 проходит через первый элемент И 19, в результате чего осуществляется сдвиг в регистре 22 сдвига блока 6 управления, причем частота импульсов

ГТИ 14 выше частоты импульсов ГТИ 15 не менее чем в И + 2 раз., Задержанный импульс с элемента 18 задержки устанавливает второй RS-триггер 26 блока 6 управления в состояние логической "1", в результате чего на выходах коммутатора 25 формируется код, содержащий единицу в контролируемом текущем такте разряде. D-триггер 8 сбрасывается в ноль. Импульс с элемента 18 задержки через элемент ИЛИ

21 проходит на вход начала преобразования регистра 24 последовательных и-1

a)

1=И (4)

45 а;.

Соотношение (4) не является обязательным, введено для упрощения дальнейшего изложения и легко выполняется соответствующим выбором резисторов5р суммирующей матрицы ЦАП.

Цикл работы устройства состоит из двух этапов — контроля, т.е. определения текущих значений погрешностей весовых коэффициентов разрядов ЦАП 1,55 и преобразования, при котором на ЦАП 1 загружается код, соответствующий сумме преобразуемого кода и кода поправки, характеризующего суммарную приближений. При этом на ЦАП 1 и 4 подается код, содержащий единицу в контролируемом в текущий момент разряде. Импульс с выхода элемента ИЛИ

-21 поступает на вход начала преобразования регистра 24 последовательных приближений. В течение всего этапа контроля первый регистр 5 повторяет код с выхода коммутатора 25 блока 6 управления в старших разрядах и код с регистра 24 последовательных приближений в младших разрядах, так как на входе записи по этому каналу, соединенному с выходом первого RS-триггера 17 блока 6 управления, постоян11 It но присутствует логическая 1 . На

13024 (5) 15

Пцаьа U

5 каждом шаге приближения, инициируемом тактовыми импульсами третьего генератора 16 тактовых импульсов, код из регистра 24 последовательных приближений переписывается в младшие разряды первого регистра 5, а в старших разрядах код сохраняется. В соответствии с сигналами, поступающими от компаратора 2, регистр 24 после при:хода сигнала "Пуск" под воздействием 10 тактовых импульсов, поступающих с

ГТИ 16, по алгоритму последовательных приближений подбирает такой код, что б

N,. = (-b. +,) а. + à )/С. (8)

i =N „+>>

Такой подбор возможен в силу принятых ограничений (3) и (4). После окончания работы регистра 24 импульс

"Конец преобразованию" проходит через элементы И 28 и 29 на вход занесения регистров 34 и 35 вычислителя поправок. По фронту импульса в регистр 35 заносится предыдущее состояние регистра 34, а в регистр 34 заносится код, формируемый первым вычитателем 33, который определяется по соотношению где С вЂ” вес младшего разряда ЦАП 1.

Частота импульсов ГТИ 16 не менее чем в N раз превышает частоту импульсов ГТИ 14. Напряжение U „ фор-20 мируется как сумма напряжений, генерируемых старшими разрядами ЦАП, и поправки, которая пропорциональна коду, подбираемому в регистре 24, т.е. в регистре 24 устанавливается код (6) N. = (а; — b )/С, где — номер корректируемого разряда, 30 причем а. Ъ.

1 " i1 где а,, b. — веса i-ro разрядов ЦАП 1 35

1 и ЦАП 4 соответственно ° .

После того, как в регистре 24 подобран код N;, регистр 24 формирует сигнал "Конец преобразования", который через элемент И 28 поступает íà 40 вход занесения регистра 32 вычислителя 9 поправок и код из регистра 24 переписывается в этот регистр.

Через время задержки, превышающее 45 время преобразования в регистре 24, на выходе элемента 20 задержки воз- никает импульс, который переводит второй RS-триггер 26 в состояние "0", при этом на выходах коммутатора 25 50 формируется код, содержащий единицы во всех младших по отношению к контролируемому в текущий момент разрядах. Этот код импульсом с элемента

ИЛИ 21 записывается в старшие разряды регистра 5. Запускается регистр 24 и анааогично описанному на входах младших разрядов первого ЦАП 1 подбирается код

N. = (а.— а+ а )/С. (9)

j=N +1 мл

После окончания импульса в первый регистр группы регистров 31 заносится код с сумматора 30, а во все остальные — код с предыдущего регистра группы регистров 31. На выходе сумматора

30 формируется код, пропорциональный ошибке i-го разряда.

Действительно, к концу i-ro цикла в регистре 34 хранится код

N. = (а.— а.+ a )/С, 1 j

j=N +1 мл а в регистре 35—

1 .N = (Qa. -а +а)/С.

1 1

i+1 7.

Тогда на выходе сумматора 30 формируется код

2 +

)=й +1 а„-2 (1Ñ

+ а„.2 +ь.)/С.

Так как N ь, в предыдущем цикле

i+1

-ь +1 вычислено как Н = — 1 —, а все члены, содержащие a„ H a„- при jPi взаимно уничтожаются и N = -2ь./С.

По импульсу из блока 6 управления, приходящему на второй вход вычислителя 9 поправок, содержимое всех регистров группы регистров 31 переписывается в соседние, а в первый записывается выходной код сумматора 30, с.. виN=И ь., 1

+ )

ЬН„„г1

i-1 ь„

j=N +1 мл

+(N,-N. ) = N -(i+1 d.

i+1, 1+1-М

-а 2 -h. ь ;1

j=N +1 мл

5 (11) Ил =л /С.

7 130 нутый на один разряд в сторону младших разрядов, т.е. содержимое первого регистра группы регистров 31 устанавливается равным

2435 8

Содержимое накапливающего сумматора 39 после i-го такта соответствует соотношению (9), а после N тактов сТ мст (;/C) ; . (12)

i=1

Погрешность старшего разряда автоматически устанавливается равной нулю за счет того, что в начале цикла кон- 10 троля регистры 32, 34, 35 обнулены. В каждом следующем такте режима контроля аналогичные действия повторяются.

Тогда после N, тактов в и-м регистре группы 31 записан "0" (ошибка 15 старшего разряда), в и-1 — ошибка второго по старшинству разряда, в и-2 — третьего и так далее до последнего регистра цепочки. После N, тактов единица продвигается в регистре 22 20 сдвига блока управления до его младшего разряда. Как только единица продвинута в последний разряд этого регистра, первый RS-триггер 17 блока управления переводится в состояние "0" и устройство переходит в режим "Преобразование". Величина поправки отличается от ее идеального значения на величину кванта младшего разряда, что является погрешностью масштаба и лег- Ю ко корректируется известными методами, Количество элементов ИЛИ в группе элементов ИЛИ 23 и число выходов коммутатора 25 также равно N, Импульсы с генератора 16 тактовых 35 импульсов проходят через элемент И 27 °

Остальные узлы блока 6 управления изза блокировки элемента И 19 приостанавливают свою работу.

В каждом i-м также режима преобразования, длительность которого равна периоду генератора 16 тактовых импульсов, по фронту. импульса выполняется прибавление к содержимому на- 45 капливающего сумматора 39 содержимого последнего регистра группы регистров

31, если в старшем разряде регистра

37 сдвига имеется "1", и сохранение состояния сумматора, если в старшем разряде регистра 37 сдвига записан

"0". После чего (в силу того, что все регистры с динамическим входом) состояние каждого предыдущего регистра переписывается в следующий, а в регистре 37 сдвига выполняется сдвиг на один разряд в сторону старших разрядов, с записью "0" в младший разряд.

t ьсРР мл л (13) а на второй вход сумматора 10 подается нулевой потенциал. Тогда и

i= йи„Ф1 (14) и

i--1 1 1 что с точностью до малых погрешностей младших разрядов ЦАП 1 совпадает с требуемым выходным напряжением.

Если N„„+ N„,„ >2 "", то в старшем и„„ разряде цифрового сумматора 10 возникает перенос, который фиксируется в

D-триггере 8, и на вход аналогового сумматора 3 подается через переключатель 13 напряжение источника 11 опорного напряжения и =U +а = ) ad+ ьых K . 1 1

1=1 (15) +(N +N -В) С+ а, мл по» ул в мл- где В = 2 — значение младшего бита группы старших разрядов преобразуемого кода, а в соответствии с формулами (15) и (14) а = В.С с точностью до ошибки

E задания веса младших разрядов, котоИнформация с накапливающего сумматора 39 подается на вход цифрового сумматора 10, где складывается с N мл разрядами преобразуемого кода. На входы регистра 5 по первому каналу поступает N разряд преобразуемого кода, и по импульсу из блока б управления коды записываются в первый регистр 5 и поступают на первый цифро- . аналоговый преобразователь 1. Если

NNë"

И„с„Р + N„c 2 ", т.е. на выкоде переполнения цифрового сумматора 10 сигнал соответствует логическому "0", то на первые входы сумматора 10 поступает код

9 1302435 рый можно пренебречь, а значит ошибка ЦАП скорректирована.

Формула изобретения

1. Цифроаналоговый преобразователь с автоматической коррекцией нелинейности, содержащий первый и второй цифроаналоговые преобразователи,аналоговые входы которых объединены и подключены к выходу источника опорного напряжения, а цифровые входы подключены к соответствующим выходам соответственно первого и второго регистров, выход первого цифроаналогового преобразователя соединен с первым входом аналогового сумматора, выход которого является выходом устройства и подключен к первому входу компаратора, второй вход которого подключен к выходу второго цифроаналогового преобразователя, а выход подключен к входу блока управления, первая группа информационных выходов которого подключена к соответствующим информационным входам второго регистра, вторая группа информационных выходов блока управления подключена к соответствующим первым информационным входам вычислителя поправок, третья группа информационных выходов подключена к соответствующим входам старших разрядов первой группы информационных входов первого регистра, первый выход синхронизации блока управления подключен к входу записи второго регистра, второй выход синхронизации подключен к первому входу записи первого регистра, третий выход синхронизации блока управления подключен к первому управляющему входу вычислителя поправок, четвертый выход синхронизации— к второму управляющему входу вычислителя поправок, пятый выход синхронизации — к третьему управляющему входу вычислителя поправок и к второму входу записи первого регистра, входы старших разрядов второй группы информационных входов которого объединены с соответствующими вторыми инфЬрмационными входами вычислителя поправок и подключены к соответствующим выходам старших разрядов датчика преобразуемого кода, шестой выход синхронизации блока управления под-. ключен к четвертому управляющему входу вычислителя поправок, о т л и— ч а ю шийся тем, что, с целью упрощения устройства, в него введены переключатель, D-триггер и цифровой сумматор, первые входы которого подключены к соответствующим выходам вычислителя поправок, вторые входы подключены к соответствующим выходам младших разрядов датчика преобразуемого кода, выходы результата.суммирования подключены к соответствующим входам младших разрядов второй группы информационных входов первого регистра, входы младших разрядов первой группы информационных входов которого подключены к соответствующим выходам второй группы информационных выходов блока управления, седьмой выход синхронизации которого подключен к R-входу D-триггера, D-вход которого подключен к выходу переноса цифрового сумматора, тактовый вход подклю20 чен к пятому выходу синхронизации блока управления, S-вход подключен к первому выходу синхронизации блока управления, выход D-триггера подключен к управляющему входу переключателя, первый информационный вход которого подключен к выходу источника опорного напряжения, второй информационный вход подключен к шине нулевого потенциала, выход переключателя

-30 подключен к второму входу аналогового

I сумматора.

2. Преобразователь по п.1, о тл и ч а ю шийся тем, что блок управления выполнен на первом, втором, третьем и четвертом элементах И, первом и втором элементах задержек, элементе ИЛИ, первом и втором RSтриггерах, регистре сдвига, регистре последовательного приближения, группе .последовательно соединенных элементов ИЛИ, коммутаторе, первом, втором и третьем генераторах тактовых импульсов, при этом выход первого гене45 ратора тактовых импульсов подключен к первому входу первого элемента И, выход которого подключен к тактовому входу регистра сдвига и к входу первого элемента задержки, выход которого является первым выходом синхронизации блока управления и подключен к первому входу элемента ИЛИ, S-входу второго RS-триггера и к входу второго элемента задержки, выход которого

55 является седьмым выходом синхронизации блока управления к R-входу второго RS-триггера и к второму входу элемента ИЛИ, выход которого подключен к входу начала преобразователя ре1302435

3. Преобразователь по п. 1, о т— личающийся тем, чтовычис-55 литель поправок выполнен на группе последовательно соединенных регист ров, сумматоре, накапливающем суммагистра последовательного приближения, информационный вход которого является входом блока управления, информационные выходы являются второй группой информационных выходов блока уп5 равления, выход окончания преобразования подключен к первым входам третьего и четвертого элементов И, выходы которых являются соответственно третьим и четвертым выходами .синхро- fp низации блока управления, вторые входы объединены соответственно с первым и вторым управляющими входами коммутатора и подключены соответственно к прямому и инверсному выходам второго 15

RS-триггера, выходы коммутатора являются третьей группой информационных выходов блока управления, первые входы коммутатора подключены к соответствующим выходам группы последователь20 но соединенных элементов ИЛИ, вторые входы коммутатора подключены к соответствующим выходам регистра сдвига, кроме старшего и младшего, и являются первой группой информационных вы- 25 ходов блока управления, первый и второй входы первого элемента ИЛИ группы объединены и подключены к шине потенциала логического "0", вторые входы остальных элементов ИЛИ группы 30 объединены с соответствующими вторыми входами коммутатора, выход младшего разряда регистра сдвига подключен к

R-входу первого Rs-триггера, S-вход которого объединен с входом предвари- 35 тельной установки регистра сдвига и подключен к выходу второго генератора тактовых импульсов, который является шестым выходом синхронизации блока управления, прямой выход перво-4р

ro RS-триггера является вторым выходом синхронизации блока управления и подключен к второму входу первого элемента И, инверсный выход первого

RS-триггера подключен к первому вхо- 45 ду второго элемента И, выход которого является пятым выходом синхронизации блока управления, второй вход объединен с тактовым входом регистра последовательных приближений и подключен к50 выходу третьего генератора тактовых импульсов. торе, первом и втором вычитателях,регистре сдвига, элементе И, элементе

ИЛИ, первом, втором и третьем регистрах, при этом информационные входы первого регистра объединены с соответствующими входами вычитаемого первого вычитателя и являются первыми информационными входами вычислителя поправок, вход записи первого регистра является первым управляющим входом вычислителя поправок, выходы первого регистра подключены к соответствующим входам уменьшаемого первого вычитателя, выходы которого подключены к соответствующим информационным входам второго регистра, вход записи которого объединен с входом sanucu третьего регистра, первым входом элемента ИЛИ и является вторым управляющим входом вычислителя поправок, вход обнуления второго регистра объединен с входами обнуления регистров группы, входом обнуления накапливающего сумматора, входом записи регистра сдвига, входом обнуления тре-. тьего регистра и является четвертым управляющим. входом вычислителя поправок, выходы второго регистра подключены к соответствующим входам вычитаемого второго вычитателя и к соответствующим информационным входам третьего регистра, выходы которого подключены к соответствующим входам уменьшаемого второго вычитателя, выходы которого подключены к соответствующим первым входам сумматора, вторые входы которого подключены к соответствующим выходам первого регистра группы, выходы подключены к соответствующим информационным входам первого регистра группы, вход записи которого объединен с входами записи остальных регистров группы и подклю чен к выходу элемента ИЛИ, выходы последнего регистра группы подключены к соответствующим информационным входам накапливающего сумматора, выходы которого являются выходами вычислителя поправок, вход записи подключен к выходу элемента И, первый вход которого подключен к выходу старшего разряда регистра сдвига, информационные входы которого являются вторыми информационными входами вычислителя поправок, вход сдвига объединен с вторыми входами элементов И и ИЛИ .и является третьим управляющим входом вычислителя поправок.

1302435

1302435

Составитель В.Першиков

Техред Л.Олейник Корректор А,Зимокосов

Редактор Н.Гунько

Заказ 1225/56 Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул. Проектная, 4