Фазовый синхронизатор

 

Изобретение может быть использовано в синтезатора.х частот. Цель изобретения -- повышение точности фазовой син.хронизанин периодического сигнала внсншим асинхронным сигналом. Устройство содержит элемент 2 задержки, триггер 10 и коммутатор 12, вынолненный на элементе И-ИЛИ. Введение аналог овых запоминающих устройств 3 и 6, устройств 4 и 7 выделения модуля и компараторов 5, 8 и 9 позволяет выходному и.мпульсу формироваться из сигнала, имеющего больщую скорость изменения в момент появления асинхронного сигнала. 1 ил. (Л со о со ts:) со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Л0„„ 1309279

А1 (5D 4 1-1 03 К 5/135

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ:1а,., К АBTOPCHOMY СВИДЕТЕЛЬСТВУ Б Ы w.! ., р (21) 4006103/24-21 (22) 10.01.86 (46) 07.05.87. Бюл. № 17 (72) Ю. В. Соколов и С. А. Колесов (53) 621.314.26 (088.8) (56) Манессевич В. Синтезаторы частот (теория и проектирование): Пер. с англ./Под ред. А. С. Галина. М.: Связь, 1979, с. 286, рис. 6.57.

Авторское свидетельство СССР № 881992, кл. Н 03 К 5/153, 04.03.80.

Авторское свидетельство СССР № 1256176, кл. Н 03 К 5/135, 26.03.84. (54) ФАЗОВЫ Й СИ НХРОНИЗАТОР (57) Изобретение может быть использовано в синтезаторах частот. Цель изобретения повышение точности фазовой синхронизации периодического сигнала внешним асинхронным сигналом. Устройство содержит элемент 2 задержки, триггер 10 и коммутатор

12, выполненный на элементе И-ИЛИ. Введение аналоговых запоминающих устройств

3 и 6, устройств 4 и 7 выделения модуля и компараторов 5, 8 и 9 позволяет выходному импульсу формироваться из сигнала, имеющего большую скорость изменения в момент появления асинхронного сигнала. 1 ил.

1309279

Формула изобретения

Изобретение относится к импульсной технике и может быть использовано в синтезаторах частот и в устройствах обработки асинхронной информации.

Целью изобретения является повышение точности фазовой синхронизации периодического сигнала внешним асинхронным сигналом.

На чертеже приведена электрическая структурная схема устройства.

Фазовый синхронизатор содержит шину 1 периодического (гармонического) сигнала, которая соединена с входом элемента 2 задержки, с аналоговым входом первого аналогового запоминающего устройства 3, с входом первого устройства 4 выделения модуля, а также с прямым входом первого компаратора 5, инверсный вход которого соединен с выходом первого аналогового запоминающего устройства 3, к выходу элемента 2 задержки подсоединены аналоговый вход второго аналогового запоминающего устройства 6, вход второго устройства 7 выделения модуля и прямой вход второго компаратора 8, инверсный вход которого соединен с выходом второго аналогового запоминающего устройства 6. Выходы первого 4 и второго 7 устройств выделения модуля соединены соответственно с прямым и с инверсным входами третьего компаратора 9, выход которого. соединен с D-входом триггера 10 (D-типа). Импульсные входы первого 3 и второго 6 аналоговых запоминающих устройств и триггера 10 соединены с шиной 11 асинхронного сигнала. Инверсный и прямой выходы триггера 10 соединеньt с первыми входами соответственно первого и второго конъюнкторов коммутатора 12, выполненного на элементе И-ИЛИ, вторые входы которых соединены с выходами соответственно первого 5 и второго 8 компараторов, выход коммутатора 12 соединен с выходной ш и ной 13.

Устройство работает следующим образом.

На шину 1 поступает гармонический сигнал U, = А Cos t. После прохождения

2$ элемента 2, время задержки которого составляет t = Т/4, сигнал имеет вид: Uz =

= A Cos(— 2% — (+ К ) = А S in — -(.

Сигналы V< и Uz поступают на входы устройств 4 и 7 соответственно, на выходах которых формируются сигналы U и U,.

Здесь используется то свойство функций

Sinx u Cos x, что они взаимно являются производными одна от другой. Выходы устройств 4 и 7 соединены с входами компаратора 9, на выходе которого присутствует уровень «Лог. 1» в те моменты времени, ког5

f6 !

55 да скорость изменения сигнала Uz больше, чем у U, либо уровень «Лог. О» в те моменты времени, когда скорость изменения сиг. нала V, меньше, чем у V<.

В момент времени t. на шину ll приходит асинхронный сигнал, который поступает на импульсные входы устройств 3 и 6 и на С-вход триггера 10. На выходах устройств

3 и 6 формируются уровни напряжений, равные «U> и Uz-мгновенным значениям напряжений U, и Vz в момент прихода асинхронного сигнала. Эти напряжения поддерживаются на инверсных входах компараторов 5 и 8 в качестве опорных. На выходах компараторов формируются импульсные периодические сигналы, моменты переключения которых определяются моментами пересечений напряжениями U< и Uz уровней опорных напряжений V, и Uz, зафиксированными на инверсных входах компараторов 5 и 8.

В момент прихода асинхронного сигнала триггер !О устанавливается в состояние, соответствующее логическому сигналу на его D-входе. Сигналы с выходов триггера 10 пропускают через коммутатор 12 на шину 13 сигнал с компаратора, переключаемого сигналом с большей скоростью его изменения.

За счет того, что выходной импульс формируется из сигнала, имеющего большую скорость изменения в момент появления асинхронного сигнала, повышается точность фазовой синхронизации.

Фазовый синхронизатор, содержащий элемент задержки, вход которого соединен с шиной периодического сигнала, коммутатор, выполненный в виде двойного элемента ИИЛИ, первые входы первого и второго кон ьюнкторов которого соединены соответственно с инверсным и прямым выходами триггера, выход — с выходной шиной, и шину асинхронного сигнала, которая соединена с

С-входом триггера, отличающийся тем, что, с целью повышения точности фазовой синхронизации, в него введены первое и второе устройства выделения модуля, первое и второе аналоговые запоминающие устройства, а также первый, второй и третий компараторы, причем аналоговый вход первого аналогового запоминающего устройства, вход первого устройства выделения модуля и прямой вход первого компаратора соединены с шиной периодического сигнала, выход первого аналогового запоминающего устройства соединен с инверсным входом первого компаратора, выход которого соединен с вторым входом первого конъюнктора коммутатора, аналоговый вход второго аналогового запоминающего устройства, вход второго

1309279

Составитель А. Соколов

Редактор Л. Лангазо Техред И. Верес Корректор A. Зимокосов

Заказ 1448/54 Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и <>ткр<ятий

1 1 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4!5

Производственно-полиграфическое предприятие, г. Ужгород, ул. 11росктная, 4

3 устройства выделения модуля и прямой вход второго компаратора соединены с выходом элемента задержки, выход второго аналогового запоминающего устройства соединен с инверсным входом второго компаратора, выход которого соединен с вторым входом второго конъюнктора коммутатора, выходы первого и второго устройств выделcíèÿ мод) ля соединены соответственно с прямым и с инверсным входами третьего ком паратора, выход которого соединен с D-входом триггера, а импульсные входы аналоговых запоминающих устройств соединены с шиной асинхронного сигнала.