Устройство для умножения с накоплением

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах высокопроизводительных ЭВМ и в вычислительных системах, работающих в реальном масштабе времени. Иобретение позволяет расширить функциональные возможности устройства за счет выполнения умножения с накоплением положительных, отрицательных и комплексных чигсел. Устройство содержит матрицу M-N элементов -И, матрицу M- N одноразрядных сумматоров, N-pas- рядный параллельный сумматор (N.-+-M+L)- разрядный регистр, (N+M+L)-разрядный коммутатор, первую и вторую группы элементов ИСКЛЮЧАНХЦЕЕ ИЖ, элемент запрета, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, L-разрядный сумматор-вычитатель. I 3.п. ф-лы, 2 ил. i (Л со о 00

СО)ОЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (Н) 0 А1 (51)4 G 06 F 7 52

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ °

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (2 1) 4019672/24-24 (22) 05.02,86 (46) 15.05.87. Бюл. № 18 (72) В, М. Черников, А, Г. Алексенко, Л, Г, Барулин, А. А. Галицын и В. Н. Черникова (53) 681.325(088.8) (56) Патент США ¹ 4215416, кл. 364-736, 1980.

Авторское свидетельство СССР № 1108087, кл. G 06 F ?/52, 1984. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ С НАКОПЛЕНИЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах высокопроизводительных ЭВМ и в вычислительных системах, работающих в реальном масштабе времени.

Кобретение позволяет расширить функциональные воэможности устройства за счет выполнения умножения с накоплением положительных, отрицательных и комплексных чисел, Устройство содержит матрицу M N элементов .И, матрицу

M N одноразрядных сумматоров, N-разрядный параллельный сумматор (N+M+L)разрядный регистр, (N+M+L)-разрядный коммутатор, первую и вторую группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент запрета, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, L-разрядный сумматор-вычитатель.

1 з,п, ф-лы, 2 ил, 1 131

Изобретение относится к вычислительной технике и может быть исполь" зовано в арифметических устройствах высокопроизводительных ЭВМ и в вычислительных системах, работающих в реальном масштабе времени.

Цель изобретения - расширение функциональных возможностей устройства за счет выполнения умножения с накоплением положительных, отрицательных и комплексных чисел, На фиг. 1 изображена схема устройства для умножения с накоплением;. на фиг, 2 — схема сумматора-вычитателя.

Устройство (фиг. 1 и 2) содержит матрицу 1 (M N) элементов И 2, матрицу 3 (M N) одноразрядных сумматоров 4, N-разрядный параллельный сумматор 5, (N+M+L)-разрядный регистр 6, (N+M+L)-разрядный коммутатор 7, первую 8 и вторую 9 группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, состоящие соответственно из N+M-2 элементов 10 и N+M элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, элемент 12 запрета, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 13, L-разрядный сумматорвычитатель 14, вход 15 множимого, вход 16 множителя, вход 17 "0", вход

18 разрядов загружаемого операнда, вход 19 управления предварительной загрузкой, вход 20 синхронизации, выход 21 результата, вход 22 знаковой коррекции, вход 23 выбора режима работы сумматора-вычитателя 14, вход 24 задания режима работы, вход

25 первого слагаемого сумматора-вычитателя 14, вход 26 переноса сумматора-вычитателя 14, вход 27 соответствующих разрядов второго слагаемого сумматора-вычитателя 14 и выходы

28 разрядов суммы сумматора-вычитателя °

Сумматор-вычитатель (фиг. 3) содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 29, узел 30 ускоренного формирования переносов и Ь групп 31 логических ячеек, .каждая из которых состоит из двух элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 32 и

33 и элемента И 34, I

Устройство работает следующим образом, Разряды х,, х„..., х ц, множимого Х с входов 15 устройства и разряды у, у,,..., у, множителя 7 с входов

16 устройства поступают соответственно на первые и вторые входы соответствующих элементов И 2 матрицы 1, При

0810 2

5

fO

45 этом на выходах элементов И 2 матрицы 1 формируются одноразрядные частичные произведения х„,у,(1с = 1,2, М, Р = 1,2,..., М). Частичные произведения х„,у,(М = 1,2,...,M-1) и х;,у„„,(i = 1,2,..., N-1) поступают на вторые входы соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, на первые входы которых приходит сигнал 12 с входа 22, На выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 вырабатываются сигналы

I2 p+ x„,у, и I2 Q+ x;,ó,„,. М+Н младразрядов 1, k„ ° ° ° ° 1 1 м+и- ранда К, формируемого на выходах ком мутатора 7, поступают на вторые входы соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, на первые входы которых приходит сигнал ТЗ с входа 24. На выходах элементов ИСКЛЮЧАНЗЦЕЕ ИЛИ ll вырабатываются сигналы kä,® ТЗ (и=

= 1,2,..., M+N).

Матрица 3 объединяет сумматоры 4 с отложенными переносами и позволяет выполнять многооперандное сложение путем поразрядного сложения. Сигналы х;,у, и х„,,у, с выходов соответствующих элементов И 2 матрицы 1, сигналы х„,,у, 0+ I2 и х;,у,„0+1 Х2 с выходов соответствующих элементов

ИСКЛЮЧА10ЩЕЕ ИЛИ 10, сигналы kh, Q+ ХЗ (b. = 1,2,..., М+И-1) с выходов соответствующих элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ 11 и сигналы I2 и IÇ соответственно с входов 22 и 24 устройства поступают на соответствующие входы сумматоров 4 матрицы 3 таким образом, что на выходах суммы сумматоров 4 первого столбца матрицы 3 формируются M младших разрядов, а на выходах суммы и переноса сумматоров 4 последней строки матрицы 3 — разряды составляющих двухрядного кода старших разрядов суммы

Б1=х,,,,г ;Г х,,.,,я" + = Я=

М-<

К-1 2 Сх- Че-,О+1г) 2" +2(х;- у,О+1г)«

8=1 is< ж, г м к-1

«2 ° 12 (2 2 ) Q (k О+1 )2 13.

h. h-

Сигнал k,,О+ IÇ с выхода после.диего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 группы 9 приходит на второй вход элемента ИСКЛЮЧАКМЦЕЕ ИЛИ 13 и инверсный вход элемента 12 запрета, на другие

3 13108 входы которых поступает сигнал 12 с входа 22 устройства, На выходах элементов 13 и 12 вырабатываются сигналы, соответствующие значениям младшего (1с„,„„О+ ТЗ О+ Т2) и знакового (k,,O+ ТЗ . I2) разрядов разности

S2 = (kÄ,ÄÄC+ 3ТЗ) — I2 °

Сигналы, составляющие двухрядный код старших разрядов суммы S l, с вы- 10 ходов сумматоров 4 последней строки матрицы 3 и сигнал с выхода элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 13 приходят на соответствующие входы параллельного сумматора 5, на выходах которого форми- 15 руются N+1 старших разрядов суммы

Al1 N-1

S3 = S1 + (1,„,8 I3 О+ I2) 2

Сумматор-вычитатель 14 выполняет операцию А-В+С, где А — L-разрядный 20 операнд, подаваемый на входы 27; В и

С-одноразрядные операнды, подаваемые соответственно на входы 25 и 26, причем в зависимости от значения сигнала, устанавливаемого на входе

23, операнд А берется в прямом или дополнительном кодах, В устройстве на входы 27 сумматора-вычитателя 14 поступают L старших разрядов К„,щ, Кя+,,, операнда К с соответст- 30 вующих выходов коммутатора 7, на вход 25 — знаковый разряд разности S2 с выхода элемента 12 запрета,. на вход 26 — старший разряд суммы SÇ с выхода переноса 35 параллельного сумматора 5, на вход

23 — сигнал 3 с входа 24 устройства. На выходах 28 сумматора-вычитателя 14 формируются L старших разрядов суммы 40

1,-1

S4 = Sl + S2 2 " + )k р

1о +" 1

Ы ТЗ) 2

Таким образом, в устройстве с помощью узлов 2,4,5,10-14 вычисляется сумма S4, М младших разрядов S4 с выходов суммы сумматоров 4 матрицы

3, N средних разрядов S4 " выходов параллельного сумматора 5 и L старших разрядов S4 с выходов 28 сумматора-вычитателя 14 приходят на входы соответствующих разрядов регистра 6, Запись информации в регистр 6 осуществляется по приходу фронта тактового сигнала на вход 20.

При низком уровне логического сигнала на входе 24 устройства (IÇ = О) l0 4

S4 = X 1+lE, при высоком (1.3=1)-84

XY-К, При этом в зависимости от уровня логического сигнала на входе

22 устройства умножение х у выполняется в двоичном коде (12=0) или в коде дополнения до двух (I2 = 1).

Операнд Z с входов 18 поступает на первые входы коммутатора 7, на вторые входы которого подается содержимое регистра б. В зависимости от уровня сигнала Il, устанавливаемого на входе 19 устройства, в качестве операнда K при вычислении S4 используется операнд 7 (Il = l) или содержимое регистра 6 (Il = О).

Сумматор-вычитатель (фиг. 3) работает следующим образом. Одноразрядный операнд В с входа 25 сумматора-вычитателя поступает на. первые входы элементов И 34 групп 31 и первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

29, на второй вход которого подается сигнал I с входа 23 сумматора-вычитателя. Сигнал В P+ I с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 29 приходит на первые, входы элементов ИСКЛ10ЧАЮЩЕЕ

ИЛИ 32 групп 31, на вторые входы которых поступает соответствующие разряды ао,GI,, ° . аь,опера да А с входов 27 слагаемого сумматора-вычитателя, Сигнал распространения переноса P =-a>Q+ I ОP+ +В (q = 0,1...,, Ь-1) с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 32 (q+1)-й группы 31 приходит на соответствующий вход распространения переноса узла 30 и на вторые входы элементов ИСКЛ10ЧА10ЩЕЕ ИЛИ 33 и И 34 этой же группы 31. Сформированные на выходах элементов И 34 сигналы генерации переноса G = (a О+ I) В поступают на соответствующйе входы генерации переноса схемы 30 ускоренного формирования переносов, на вход переноса которого и на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 33 первой группы 31 подается сигнал С с вхоо да 26 начального переноса сумматоравычитателя. Сигнал переноса С с r-го выхода (r = 1,2,..., L-1) схемы ЗО ускоренного формирования переносов поступает на первый вход элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 33 (г+!)-й группы

31. Получаемые на выходах элементов

ИСКЛЮЧА10ШЕЕ ИЛИ 33 разряды S = a Î+ (+) I О+ В Q+ С, суммы выдаются на соот% ветствующие выходы 28 сумматора-вычитателя.

5 1310810 формула изобретения чт

1. Устройство для умножения с на.- коплением, содержащее матрицу элементов И, матрицу одноразрядных сумматоров, параллельный сумматор, регистр, коммутатор, причем первые входы элементов И каждого столбца матрицы элементов И объединены и подключены к входу соответствующего разряда множимого устройства, вторые входы элементов И каждой строки матрицы элементов И объединены и под- . ключены к входу соответствующего разряда множителя устройства, выход элемента И i-го столбца j-й строки матрицы элементов И соединен с первым информационным входом сумматора (i+I)-ro столбца (j»l)-й строки матрицы сумматоров (i-1,2,...

° ° ° ° N-lâ,j 2 ° 3э,° ° °, M-1)þ разрядность сомножителей, выходы элементов И i-ro столбца первой строки и N-го столбца M-й строки матрицы элементов И соединены с вторыми информационными входами соответствующих сумматоров матрицы сумматоров, в которой выход суммы сумматора (i+1)-го столбца f-й строки .соединен с вторым информационным входом сумматора i-ro столбца (1:-l)-й строки (1 = 1,2,..., М-l), а выход переноса сумматора k-го столбца 1-й строки соединен с входом переноса сумматора k-ro столбца (7+1)-й строки (k

=1,2,..., N) вход переноса сумматора m-ro столбца первой строки матрицы сумматоров подключен к шине логического нуля устройства (m = 2,3, M, M + 2,..., N-l), выход переноса сумматора k-ro столбца последней строки матрицы сумматоров соединен с входом k-го разряда первого слагаемого параллельного сумматора, выход суммы сумматора (i+1)-ro столбца последней строки матрицы сумматоров соединен с входом i-. ro разряда второго слагаемого параллельного сумматора, входы разрядов загружаемого операнда устройства подключены к первым информационным входам соответствующих разрядов коммутатора, управляющий вход которого подключен к входу управления предварительной загрузкой устройства, вход синхронизации которого подключен к тактовому входу регистра, выход которого является выходом результата устройства, о т л и ч а ю щ е е с я тем, о, с целью расширения функциональных возможностей устройства за счет выполнения умножения с накоплением положительных, отрицательных и ком5 плексных чисел> в него введены две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент запрета, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ, сумматор-вычитатель, причем первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

10 первой группы соединены с входами переноса сумматоров (М + 1)-го и N-го столбцов первой строки матрицы сумматоров, с прямым входом элемента запрета, первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и являются входом знаковой коррекции устройства, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ вто-рой группы соединены с входами переноса сумматоров первого столбца первой строки матрицы сумматоров, с входом выбора режима работы сумматора-вычитателя и являются входом задания режима работы устройства, выход элемента И N-го столбца 8-й строки

25 матрицы элементов И соединен с вторым входом (-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход кбторого соединен с вторым информационным входом сумматора N-го столбца E-й строки

30 матрицы сумматоров, выход элемента И

i-ro столбца М-й строки матрицы элементов И соединен с вторым входом (М-1+i)-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход которого соеди35 нен с первым информационным входом сумматора (1+1)-ro столбца (М-1)-й строки матрицы сумматоров, выходы (M+N) младших разрядов коммутатора соединены с вторыми входами соответ40 ствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, выход р-го элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соединен с первым информационным входом сумматора первого столбца р-й стро45 ки матрицы сумматоров (р = 1,2..., М), выход суммы которого соединен с входом р-го разряда регистра, выход (M + i)-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соединен с

5Q первым информационным входом сумматора (i + !)-ro столбца M-й строки матрицы сумматоров, выход (N + M)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соединен с вторым входом элемента

55 ИСКЛЮЧАЮЩЕЕ ИЛИ и инверсным входом элемента запрета, выход которого соединен с входом первого слагаемого сумматора-вычитателя, вход переноса которого соединен с выходом переноса

13108 параллельного сумматора, выход элемента ИСКЛЮЧА1И11ЕЕ ИЛИ соединен с входом N-ro разряда второго слагаемого параллельного сумматора, выход k-ro разряда суммы которого соединен с входом (М + k)-го разряда регистра, выходы разрядов которого соединены с вторыми информационными входами соответствующих разрядов коммутатора, выходы L старших разрядов которого 10 соединены с входами соответствующих . разрядов второго слагаемого сумматора-вычитателя, выходы разрядов суммы которого соединены с соответствующими

L старшими разрядами регистра. 15

2, Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что сумматорвычитатель содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, узел ускоренного формиро- >0 вания переносов и L групп логических ячеек, каждая из которых содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, причем первые входы элементов И всех групп логических ячеек 25 и первый вход элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ объединены и подключены.к входу первого слагаемого сумматора-вычитателя, вход выбора режима которого подключен к второму входу элемен- 30

10 8 та ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первыми входами первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ всех групп логических ячеек, вторые входы которых подключены к входам соответствующих разрядов второго слагаемого сумматора-вычитателя, выходы разрядов суммы которого подключены к выходам вторых элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ соответствующих групп логических ячеек, выходы элементов И всех групп логических ячеек соединены с соответствующими входами генерации переноса узла ускоренного формирования переносов, r-й выход переноса которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (r+1)-й группы логических ячеек (r

1,2,..., L-1), выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ r-й группы логических ячеек соединен с вторыми входами элемента И, второго элемента ИСКЗЮЧАЗЩЕЕ ИЛИ r-й группы и с соответствующим входом распространения нереиоса узла ускоренного формироеания переносов, вход переноса которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой груйпы и входом переноса сумматора-вычитателя.! 310810

1310810

Редактор Е, Копча

Заказ 1892/45 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, н я 4

2у 41

Составитель Н. Маркелова

Техред Л.Олейник Корректор Л. Патай