Устройство для деления

 

Изобретение относится к области вычислительной техники и предназначено для использования в арифметических узлах вычислительных машин, следящих цифровых приводах. Целью изобретения является расширение области примене- ,ния за счет возможности деления чисел в произвольной позиционной системе счисления. Устройство содержит вычислительные блоки по числу разрядов частного, где в каждом блоке имеются (К-1)/К - основание системы счисления/ узлов сравнения, узел вычитания, коммутатор и преобразователь единичного нормального кода в код выбранной системы счисления. Входы делимого В соединены с первыми входами узлов сравнения и вычитания. Входы кратных делителя соединены с вторыми входами узлов сравнения и информационньми входами коммутатора, выходы узлов сравнения соединены с управляющими входами коммутатора и входами преобразователя , выход которого соединен с первым выходом блока, выходы коммутатора соединены с вторыми входами узла вычитания, выход которого соединен с вторым выходом блока. 6 ил. i сл to со со ч 4ib

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 06 F 7/52.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3955562/24-24 (22) 23.09.85 (46) 23.02.87. Бюл. № 7 (72) В.И.Кочергин (53) 681.325(088.8) (56) Беркс А. и др. Предварительное рассмотрение логической конструкции электронного вычислительного устройства: Кибернетический сборник. М.:

Мир, 1964, ¹ 9, с. 7-67.

Авторское свидетельство СССР по заявке № 3732605/24, кл. G 06 F 7/49, 1984. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к области вычислительной техники и предназначено для использования в арифметических узлах вычислительных машин, следящих цифровых приводах. Целью изобретения является расширение области примене,ния за счет возможности деления чи„„SU„„> 91974 А1 сел в произвольной позиционной системе счисления. Устройство содержит вычислительные блоки по числу разрядов частного, где в каждом блоке имеются (К-1)/К вЂ” основание системы счисления/ узлов сравнения, узел вычитания, коммутатор и преобразователь единичного нормального кода в код выбранной системы счисления. Входы делимого В соединены с первыми входами узлов сравнения и вычитания. Входы кратных делителя соединены с вторыми входами узлов сравнения и информационными входами коммутатора, выходы узлов сравнения соединены с управляющими входами коммутатора и входами преобразователя, выход которого соединен с первым выходом блока, выходы коммутатора соединены с вторыми входами узла вычитания, выход которого соединен с вторым выходом блока. 6 ил.

129 1974.Изобретение относится к вычислительной технике и предназначается для использования в арифметических устроиствах вычислительных машин, следящих цифровых приводах. 5

Цель изобретения — расширение области применения за счет возможности деления чисел в произвольной позиционной системе счисления.

На фиг.1 приведена структурная схема устройства для деления; на фиг.2 — структурная схема вычислительного блока разряда частного; на фиг.3 — соотношения между цифровыми сигналами на выходе генератора кратностей, сигналами единичного нормального кода S — S на выходе узлов сравнения, двоичными сигналами х,, х х на выходе вычислительного блоз ка разряда частного и соответствующие20 им цифры унитарного кода; на фиг.4 функциональная схема преобразователя единичного нормального кода в двоич. ный код; на фиг.5 — структурная. схема коммутатора; на фиг.б — функциональная схема преобразования единичного нормального кода в унитарный код в соединении с функциональной схемой логического блока коммутатора.

Устройство (фиг.1) содержит гене- 30 ратор 1 кратности, вычислительные блоки 2 разрядов частного, разрядные шины 3 делимого, разрядные шины 4 делителя,. разрядные шины 5 частного.

Каждый блок 2 (фиг.2) .содержит узел 6 вычитания, коммутатор 7, узлы

8 сравнения и преобразователь 9 единичного нормального кода н код выбранной системы счисления (в частном 40 случае — в двоичный).

Преобразователь 9 единичного нормального кода в двоичный (фиг.4) содержит (при основании системы счисления К = 8), элементы И 10 — 13, ИЛИ 45

14 и 15.

Коммутатор 7 (фиг.5) содержит узел 16 преобразования единичного нормального кода в унитарный код и 50 логические узлы 17.

Узел 16 (фиг.б) содержит элементы

И 18-23, а узел 17 — три группы (по

Числу сигналов разряда) элементов

И 24-26, объединенных на выходе соот- 55 ветственно элементами ИЛИ 27-29.

Принимаем следующие обозначения.

Заглавные буквы обозначают число разряда основания К, например, в дво2 ичном коде. Если у заглавной буквы установлен вверху индекс, например

Х, это означает i-й разряд числа.

Строчные буквы с индексом внизу обозначают двоичные сигналы, например х, x х i-ro разряда.

1 2

Рассмотрение устройства проводим на примере деления двух чисел А и В (А — делител:ь,  — делимое), где используется основание системы счисления К = 8 и двоичный метод кодирования цифр разряда. Примем, что оба операнда заданы в нормализованном виде, когда в старших разрядах содержится сигнал, отличный от цифры "0".

Пусть делимое содержит семь разрядов, делитель — три разряда, а результат деления выдается в семи разрядах.

Шины 4 трех разрядов делителя А а з (А ., А, А ) соединень: с входами re— нератора 1, выходы которого содержат кратные делителя А, Ах2 = С, Ах3

D, Ах4 = Е, Ax5 = F, Ахб = С, Ах7=

=Н. Выходы генератора 1 соединены с входами блоков 2. Другие входы первого блока 2 соединены с шинами 3

1 а з трех старших разрядов В, В, В делимого В.

Одни выходы первого блока 2 составляют один разряд и соединены с шиной старшего разряда Х частного.

Другие выходы первого блока 2, составляющие три разряда, и шина 3 четвертого разряда делимого В соединены с входами второго блока 2, Цифровые сигналы этих входов

1 обозначены В . Один выход второго блока 2 составляет один разряд и соединен с шиной 5 разряда Х частного., Другие выходы второго блока 2

1 (значения  — g) соединены с входами третьего блока 2, к которым также подключены шина 3 третьего разряда

5 делимого В и т.д. вплоть до соединения шестого и седьмого блоков 2, где на входы подаются сигналы нулевого значения "0".

Седьмой блок 2 содержит только выходы, которые соединены с шиной 5

1 разряда X частного.

Узлы 8 сравнения выдают сигналы единичного нормального кода соответственно при выполнении следующих неравенств

S,= (В>А); Я = (В >А ° 2); S (В> А 3); S„= (В ) А ° 4);

S =(B>A" 5); Б = (В> А" 6) и

S,= (В> А" 7).

1291974

Выходы узлов 8 сравнения соединены с входами преобразователя 9 и управляющими входами коммутатор 7, а выходы преобразователя 9 соединены с выходами,Х (х,, х,, х ) блока 2. 5

Входы В блока 2 соединены с первыми входами узлов 8 сравнения и узла 6 вычитания. Вторые входы узлов 8 сравнения и информационные входы коммутатора 7 соединены с выходами генератора 1, а выходы коммутатора 7 — с вторыми входами узла 6, выходы которого соединены с другими выходами блока 2

Устройство работает следующим образом.

При подаче на шины 4 и 3 операндов

А и В на выходах генератора 1 формируются кратные делителю А от А до

Ах7, При этом первый блок 2 осуществляет деление числа, заданного стар1 шими разрядами делимого В, В, В на делитель, и результат деления, который является целым числом, выдается

t 25 на шину 5 Х, а остаток от деления .поступает на входы следующего блока 2.

Второй блок 2 осуществляет деление числа, старшие разряды которого задаются остатком от предыдущего деления, а младший разряд является числом сле30 дующего разряда В . делимого на делитель. Результат деления выдается на шину 5 Х, а остаток от деления пос1 тупает на входы следующего блока

2 и т.д. 35 л

Число В на одном входе блока 2 сравнения в первом узле 8 сравнивается с числом А, и при выполнении неравенства S,= (В > А) на выходе этого узла

8 появляется сигнал S = "1". 40

1

Во втором узле 8 число В сравнивается с числом Ах2, и при выполнении неравенства S =(B > Ax2) на выхо2 де этого узла 8 появляется сигнал .

Б = "1" и т.д. вплоть до седьмого . 45

Ф узла 8, где число В сравнивается с числом Ах7 и при выполнении неравенства S = (В > Ах7) на выходе этого

7 узла 8 появляется сигнал Ы

l 50

Следовательно, на выходах узлов 8 формируется результат деления числа

В на делитель А (А, А, А ) в единичном нормальном коде S ($,...,8 ), сигналы которого в преобразователе 9 преобразуются в сигналы двоичного кода Х (х,, x,,x ) блока 2. На выхоэ дах узла 16 сигналы единичного нор- мального кода преобразуются в сигналы унитарного кода "1" — "7", которые поступают на первые входы элементов

И 24 — 26 блоков 17 и пропускают на выходы коммутатора 7 число Q = AxX в двоичном коде основания счисления

К = 8.

В узле 6 определяется разность ! чисел В и Q которая поступает на входы следующего блока 2.

Таким образом, устройство работает с операндами А и В, заданными, например, в двоичном коде. При этом в каждом блоке 2 с выходов узлов 8 снимаются сигналы единичного нормального кода S (S S,), которые в преобразователе 9 преобразуются в код операндов. Из изложенного .очевидно, что устройство может работать с любыми кодами позиционных систем счисления.

Формула и з обретения

Устройство для деления, содержащее вычислительные блоки разрядов частного и генератор кратности, причем входы первой группы первого вычислительного блока разряда частного соединены с разрядными шинами делимого устройства с первой по и-ю (n количество разрядов делителя), входы первой группы i-го вычислительного блока разряда частного (i = 2, 1, 1 — количество разрядов частного) соединены с выходами первой группы (i — 1)-го вычислительного блока pasряда частного и (i + п — 1)-й разрядный шиной делимого устройства, выходы второй группы j-ro вычислительного блока разряда частного (j = 1, 1) соединены с j-й разрядной шиной частного устройства, входы генератора кратности соединены с разрядными шинами делителя устройства, каждый вычислительный блок разряда частного содержит узел вычисления, и+1 коммутатор и (-- узлов сравнения

2 (р — основание системы счисления), при этом первые группы входов узла вычитания и узлов сравнения с первого р+1 по (†- )-й соединены с входами первой

2 группы вычислительного блока разряда частного, информационные входы коммутатора являются входами второй группы вычислительного блока разряда частного -и подключены к выходам групп с первой по (р-1)-ю генератора крат1291974

Фиаf

-:Ф7 ности, входы второй группы K-ro узла о+1 сравнения (К = 1,..., г --1) соединены с выходами К-й группы генератора кратности, выходы узла вычитания сое- > динены с выходами первой группы вычислительного блока разряда частного, выход К-го узла сравнения соединен с соответствующим управляющим входом коммутатора, выходы которого подклю- fp чены к входам второй группы узла вычитания, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет возможности деления чисел в произвольной позиционной сис- 15 теме счисления, в каждый вычислительный блок разряда частного дополнительно введены преобразователь единичного нормального кода в код выбранной системы счисления и узлы срав- 2р о+1 нения с (I. -- 1 + 1)-ro по .(р-1)-й

2 первые группы входов которых соединены с входами первой группы вычислительного блока разряда частного, вто-. рые группы входов соединены с выхода +1 ми соответствующих групп с (t — ) +

+ 1)-й по (р-1)-ю генератора кратностей, а выходы соединены с соответствующими управляющими входами с р+1 (t- — 3 + 1)-го по (р-1)-й коммутато2 ра, входы преобразователя единичного нормального кода в код выбранный системы счисления соединены с выходами узлов сравнения с первого по (р-1)-й, а выходы являются выходами второй группы вычислительного блока разряда частного.

0 A

1291974

ДдЯ ДхЯ Дхд Ax$ Ахб Ах7

1 291 974

Составитель В.Березкин

Редактор Н.Лазаренко Техред В.Кадар Корректор Л.Патай

Заказ 265/47 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР го делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г,ужгород, ул.Проектная, 4