Устройство для формирования сигналов прерывания при отладке программ
Изобретение относится к цифровой вычислительной технике и предназначено для использования при отладке программ специализированных вычислительных систем 35 32 реального времени. Целью изобретения является расширение функциональных возможностей устройства за счет запоминания адресов переходов. Устройство содержит регистры 1, 4, 6, схемы сравнения 2, 3 и 9, элементы И 5, 11, 12, 29 и 30, мультиплексоры 7 и 10, счетчики 8 и 19, блок памяти 18, элементы ИЛИ 20-23. формирователи 24-27 и элемент задержки 28. Сущность изобретения заключается в том, что сформированный на основе анализа изменений адресной информации в магистрали сигнал перехода обеспечивает запись адреса перехода с адресного входа устройства в ячейку элемента памяти. При этом после записи адреса подготавливается следуюш,ая ячейка элемента памяти. 1 ил. Л 16 С S (Л 00 1чЭ СП 00 N3 ISJ
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (su 4 G 06 F 11 28
ВО=Юй) рi $
1 ,1
«4 ЬЛ К 1ТЩЦ, ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АBTOPCHOMY СВИДЕТЕЛЬСТВУ
17 76
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1185343 (21) 4011497/24-24 (22) 13.01.86 (46) 23.05.87. Бюл. № 19 (72) Я. М. Будойский, И. В. Бурковский, К. В. Богданова, И. В. Гольдберг, Б. В. Зобин и В. Г. Сташков (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 1185343, кл. G 06 F 11/28, 1984. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ СИГНАЛОВ ПРЕРЫВАНИЯ ПРИ ОТЛАДКЕ ПРОГРАММ (57) Изобретение относится к цифровой вычислительной технике и предназначено для использования при отладке программ специализированных вычислительных систем
„„SU„„1312582 А 2 реального времени. Целью изобретения является расширение функциональных возможностей устройства за счет запоминания адресов переходов. Устройство содержит регистры 1, 4, 6, схемы сравнения 2, 3 и 9, элементы И 5, 11, 12, 29 и 30, мультиплексоры 7 и 10, счетчики 8 и 19, блок памяти
18, элементы ИЛИ 20 — 23. формирователи
24 — 27 и элемент задержки 28. Сущность изобретения заключается в том, что сформированный на основе анализа изменений адресной информации в магистрали сигнал перехода обеспечивает запись адреса перехода с адресного входа устройства в ячейку элемента памяти. При этом после записи адреса подготавливается следующая ячейка элемента памяти. 1 ил.
1312582
Формула изобретения
Составитель И. Сигалов
Редактор H. Лазаренко Текред И. Верес Корректор М. Шароши
Заказ 844/48 Тираж 673 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий ! 3035, Москва, Ж вЂ” 35, Рву шская наб., д. 4/5
Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
5, Последовательно подавая сигналы на вход 31 опроса, обеспечивается считывание из блока 18 памяти всего массива адресов переходов («след программы») на выход 34 устрой-ства.
Устройство для формирования сигналов прерывания лри отладке программ по авт. св. № 1185343, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет запоминания адресов переходов, в него введены блок памяти„ второй счетчик, первый и второй элементы
ИЛИ, первый и второй элементы НЕ, первый, второй, третий и четвертый формирователи длительности, элемент задержки, четвертый и пятый элементы И, причем вход строба адреса устройства соединен с входом первого формирователя длительности, выход которого через первый элемент НЕ соединен с входом записи блока памяти и входом второго формирователя длительности, выход которого соединен с первым входом первого элемента ИЛИ, вход обращения устройства соединен с вторым входом первого элемента ИЛИ, входом третьего формирователя длительности, выход первого элемента ИЛИ соединен с входом обращения блока памяти, информационный вход-выход которого соединен с выходом четвертого элемента И и первым входом пятого элемента И, второй адресный вход устройства соединен с информационным входом второго счетчика, информационный выход которого
1р соединен с адресным входом блока памяти, установочный вход устройства соединен с входом начальной установки второго счетчика, выход прерывания устройства через последовательно соединенные элемент задержки и четвертый формирователь длительности соединены с первым входом второго элемента ИЛИ, выход третьего формирователя длительности соединен с вторым входом второго элемента ИЛИ, выход которого соединен со счетным входом второго счетчика, вход признака записи устройства соединен с вторым входом пятого элемента И и через второй элемент HE с первым входом четвертого элемента И, адресный вход устройства соединен с вторым входом четвертого элемента И.
