Устройство для интегрирования функций

 

Изобретение относится к вычислительной технике и может быть использовано в спецпроцессорах или в комплексе с ЦВМ при решении дифференциальных уравнений, интегрировании функции в режиме слежения,например в системах автоматического управления динамическими обьектами или технологическими процессорами. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, что устройство содержит две группы по п сумматоров 1 в каждой, где п - разрядность представления приращения интегрируемой функции, и п блоков 2 вычисления приближения. Повышение быстродействия обеспечивается за счет параллельного вычисления результата за один такт работы устройства. 2 ил. Ш (Л о Фиг.; :лэ

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А") {19) {11) {д1) 4 G 06 F 7/64

"" b)p

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4034475/24-24 (22) 10,03.86 (46) 30.05.87.Бюл.¹ 20 (» ) Киевский институт инженеров гражданской авиации им. 60-летия

СССР (72) А.И.Стасюк, Ф.Е.Лисник, И.К.)){ига и В.Д.Бакуменко (53) 681.325(088.8) (56) Авторское свидетельство СССР № 1153327, кл. G 06 F 7/70, 1983.

Авторское свидетельство СССР № 1108445, кл. G 06 F 7/64, 1982. (54) УСТРОЙСТВО ДЛЯ ИНТЕГРИРОВАНИЯ

ФУНКЦИЙ (57) Изобретение относится к вычислительной технике и может быть использовано в спецпроцессорах или в комплексе с ЦВМ при решении дифференциальных уравнений, интегрировании функции в режиме слежения, например в системах автоматического управления динамическими объектами или технологическими процессорами. Цель изобретения — повышение быстродействия устройства ° Поставленная цель достигается тем, что устройство содержит две группы по и сумматоров 1 в каждой, где n - разрядность представления приращения интегрируемой функции, и и блоков 2 вычисления приближения. Повышение быстродействия обеспечивается за счет параллельЮ ного вычисления результата за один такт работы устройства, 2 ил, 1 13143

Изобретение относится к вычислительной технике и может быть использовано в спецпроцессорах или в комплексе с цифровой вычислительной машиной для интегрирования систем линейных и нелинейных дифференциальных уравнений; интегрирования функций в режиме слежения, например, в системах автоматического управления динамическими объектами или техноло- 10 гическими процессами.

Целью изобретения является увеличение быстродействия устройства.

На фиг.1 приведена структурная схема предлагаемого устройства для случая, когда диапазон изменения приращения функции интегрирования на каждом шаге определяется четырьмя двоичными разрядами, т.е. и = 4; на фиг.2 — структурная схема блока вычисления приближений.

Устройство содержит две группы сумматоров 1 по и в каждой и и блоков 2 вычисления приближений, каждый из которых содержит по два суммато25 ра 1, входы 3 начального приближения искомого значения устройства, входы 4 коэффициентов отрезка интегрирования функции устройства, входы 5 приращений подынтегральной функции устройства, входы 6 шага интегрирования устройства, выходы 7 результата устройства.

Устройство предназначено для вычисления выражений вида

Z(t) = f (t)dt (1) а

Обозначим h = (Ь-а}/и, у; = f (t; ), 0,1,...,n, 40

На основе формулы трапеций выра.жение (1) может быть записано в виде

Z (t) = h(+ у„+ + у + у„+ "-), (2)

Устройство работает таким образом, что в каждый момент времени t, íà его вход поступает значение функции и в этот же момент времени t вычис.< ляется значение интеграла Z(t ) ° Ис1 пользуя подстановку у . == у, + у. +

+ 1 в (2) имеем

Z(t)=h(- + у + y + àу, t y +

+ у + у + zy + py +,, ° + о + gi + ° +egg <

I ) 40 откуда (с) = h(ny + B,ny, + b, y + ... + « у«) < (3)

2(п-j) +1

rye b; = --- ---- — коэффициенты, Z(t1) == Z(t>< ) + В ьу;и, Z(tÄ = Z(t).

Выражение (4) в разрядной форме (2) имеет вид ч v

Z(t ) Z(t )b;(у «< h+2 h<ê-<) (5) где 2(с ) = (Z(t )... Z(t )) В

< е (b) ... Ь )

h=(h ...h )+,Ьу =Ьу ay...zy )+

1 1 < разрядные векторы, представляющие собой изображение чисел

), В °, hи у.; разрядность представления информации 2(с; ), В ; разрядность приращения йу, и h, (К=1,2,...,n);

Z(t, <к1

5y

1<"- 1— разрядные матрицы. представляющие собой изображение ау Ь, которые при и = 4 имеет вид

hy ьу 0 0

2 <

Ьу г <

0 Qy y, 3 3 г

0 ау

0 0

0 0

v (к)

Ъу которые для заданного промежутка интегрирования (а,bJ или r таких промежутков могут быть вычислены заранее. Поскольку вычислительный процесс организуется последовательно по времени в соответствии с поступающими значениями hy приращения под3

ынтегральной функции, то выражение (3) будет иметь вид

1314340

0

7 (К 1)

5

1, 6) 0 0 hz

25

Для случая изменения величины ду в пределах четырех двоичных раз-! рядов, величины h — в пределах трех двоичных разрядов, значение Z(t ) в момент времени с в. соответствии

) с (5) и (6) может быть представлено тремя разрядными уравнениями вида

«(1) «> V()

1 (с )=Z(t, )+2 Ь ° ьу +

"(z) «(11 ч()

2 (tj) Z (с )+2 Ь ду +

+ г Ь ." Р м

« (e) « (e) где. значения 8, В (f. = 1,2,3) определяются выражейиями

= 2 В ° + B) Л

j J где h 6(0,1); ду; E (0,1); 1 = 1,2,3;

К = 1,2,3,4.

Устройство работает следующим образом.

В каждый момент времени с на вход

3 подается значение Z;, на вход 4— величина B на входы 5,5,5,5 пода г з ются значения разрядов ду., д у., ду, к, 1 ду . соответственно вектора приращеJ ний ду;; подынтегральной функции, íà 4S каждый вход б,1,1 подаются значения разрядов h,h, h пага интегрирования. После этого в схеме устройства протекает переходной процесс, длительность которого равна задержке сигнала между входами и выходами устройства. После окончания переходного процесса, на выходах первых сумматоров 1 первой и второй групп

-z () -З (1) образуются значения 2 В; и 2 В

-1 которые йодаются со сдвигом 2 на информационные входы вторых суммато- ров 1 своих групп и на входы первого и второго сумматоров 1 первого блока

2 вычисления приближений, на выходе

«(1) которого образуется величина Z (С; ), поступающая на информационный вход первого сумматора 1 второго блока 2 вычисления приближений. Далее на выходах вторых сумматоров 1 первой и второй групп формируются значения.g ч (z) -4 " (z)1

2 В, 2 В;, которые поступают со сдвигом 2 на информационные входы сумматоров 1.этих же групп. и на информационные входы первого и второго сумматоров 1 второго блока 2 вычисления приближений. На выходе второго сумматора 1 и соответственно на выходе второго блока 2 вычисления приближений образуется значение

° )

Z (tj ), которое подается на информационный вход третьего блока 2 вычисления приближений. На выходах третьих сумматоров 1 первой и второй

-4 (М групп образуются значения 2 В.

-9 (Я ()

2 В, которые поступают на информационные входы первого и второго сумматора 1 третьего блока 2 вычисления приближений. На выходе последнего третьего блока вычисления приближений и соответственно на выходе 7 устройства формируется конечный результат Z(t ) = Z (t).

Формула изобретения

Устройство для интегрирования функций, содержащее первый сумматор первой группы и первый сумматор второй группы, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства, в него введены с второго по и-й сумматоры первой группы, где n — разрядность представления приращения интегрируемой функции,, с второго по и-й сумматоры второй группы и и блоков вычисления приближений, входы начального приближения искомого значения устройства подключены к информационным входам первой группы первого блока вьгчисления приближений, выходы (-ro блока вычисления приближений подключены к первому информационному входу (i+))-го блока вычисления приближений, где (= 1,...,п-1, выход n-ro блока вьгчисления приближений подключен к выходу результата устройства, входы с первого по m-й коэффициентов отрезка интегрирования функции устройства, где m - разряд) 314:340

И11ИП11 Заказ 2214/49 Тираж 73, 11одп!!свое

П poи Б ° !!oгE! Гp . Ир т!!е . Г Ужгopo„ 1! !

10 мматора блока вычисления приб— лижений подключены к выхо— дам блока выч ислен ия прибли— жений.