Коммутирующее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для сопряжения центрального процессора с основной памятью и магистралью асинхронного интерфейса , например, типа общей шины (ОСТ 11.305.903-80). Целью изобретения является расширение области применения устройства , для этого в коммутирующее устройство , содержащее регистр 2, дешифратор 1, элемент И 8, элемент ИЛИ 5, элемент НЕ 7 и щинный формирователь 10, введены группа 4 элементов И, демультиплексор 6, два мультиплексора 9 и 3. Устройство позволяет организовать в рамках асинхронной магистрали параллельный синхронный обмен между, например, процессором, памятью и периферийными устройствами. В различных режимах в вычислительную систему включается одно или два устройства. 4 ил. „ Синхронизация 32 33 (Л со 00 оо фиг. i

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) (51) 4

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4044119/24-24 (22) 26.03.86 (46) 30.05.87. Бюл. № 20 (72) В. В. Харько, П. П. Мальцев, Ю.Т. Котов, E. Н. Огороднийчук и В. В. Гераськов (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 559389, кл. G 06 F 13/00, 1975.

Авторское свидетельство СССР № 780197, кл, G 06 F 13/12, 1978. (54) КОММУТИРУЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для сопряжения центрального процессора с основной памятью и магистралью асинхронного интерфейса, например. типа общей шины (ОСТ

11.305.903 — 80) . Целью изобретения является расширение области применения устройства, для этого в коммутирующее устройство, содержащее регистр 2, дешифратор 1, элемент И 8, элемент ИЛИ 5, элемент HE 7 и шинный формирователь 10, введены группа

4 элементов И, демультиплексор 6, два мультиплексора 9 и 3. Устройство позволяет организовать в рамках асинхронной магистрали параллельный синхронный обмен между, например, процессором, памятью и периферийными устройствами. В различных режимах в вычислительную систему включается одно или два устройства. 4 ил.

ОПИСАНИЕ ИЗОБРЕТ

1314348

55

Изобретение относится к вычислительной технике и может быть использовано в вычислительных машинах, для сопряжения центрального процессора, основной памяти и магистрали с асинхронным интерфейсом, например типа «общая шина».

Целью изобретения является расширение области применения устройства.

На фиг. 1 представлена структура вычислительной системы и функциональная схема устройства; на фиг. 2 и 3 — временные диаграммы функционирования устройства.

Коммутирующее устройство содержит (фиг. 1) дешифратор 1, регистр 2, второй мультиплексор 3, группу 4 элементов И, элемент ИЛИ 5, демультиплексор 6, элемент

HE 7, элемент И 8, первый мультиплексор 9, шинный формирователь 10, шины !1 и 12 групп адресных входов и выходов, шины 13 и 14 первой и второй групп информационных входов, шины 15 группы адресно-информационных входов-выходов, линию !6 входа синхронизации, линии 17 и

18 входов управления передачей на группу адресно-информационных входов-выходов и группу информационных выходов, линии 19 группы информационных выходов, линии выхода 20 направления передачи, линию 21 управляющего входа дешифратора 1.

На фиг. 1 показаны также процессор 22, блок 23 управления магистралью, основная память 24, магистр ль 25 и периферийные устройства 26, шинные формирователи 27 и 28, элемент И 29, коммутирующие устройства 30 и 31, линии 32, 33 и 34 входов синхронизации, записи и чтения, информационные шины 35 и 36.

Коммутирующее устройство работает следующим образом.

Дешифраратор 1 при наличии разрешения на линии 21 формирует сигнал на своем выходе только в случае, если адрес, установленный на шинах !1, не принадлежит адресному пространству основной памяти 24. По коду на шинах 11 дешифратор

1 фактически определяет направление обмена: с памятью 24 или периферийными устройства ми 26 будет обмени ваться процессор 22. На фиг. 1 показана отдельная линия 21, но в принципе сигнал на эту линию может поступать с одного из разрядов шины 11.

Система и устройство в режиме чтения команд и данных из основной памяти 24 и из периферийных устройств 26 в процессор

22 с использованием коммутирующего устройства работают следующим образом.

Центральный процессор 22 выдает на шины 11 коммутирующего устройства 30 адрес запоминающей ячейки (фиг. 4), одновременно посылая сигнал «Чтение» по линии 34.

По синхросигналу в линии 32 этот адрес записывается в регистр 2.

Дешифратор 1 анализирует состояние разрядов адреса на шинах 11. Например, наличие в старших разрядах адреса хотя бы одного логического «О» означает факт обращения к ячейке, находящейся в основной памяти 24. B подобных ситуациях дешифратор 1 выдает нулевой сигнал, который инвертируется элементом НЕ 7 и открывает элемент И 8 для прохождения синхросигнала на управление демультиплексором

6. При этом демультиплексор 6 подготавливается к передаче сигналов адреса на шины 12 коммутирующего устройства 30.

Одновременно синхросигнал проходит через элемент ИЛИ 5 и открывает группу 4 элементов И, которая пропускает сигналы адреса в основную память 24. Данные из памяти по шинам 36 через шинный формирователь 28 поступают на входы мультиплексора 3. При отсутствии на линии 18 единичного сигнала, вырабатываемого блоком 23, мультиплексор 3 пропускает сигналы данных на шины 19 и через шинный формирователь 27, управляемый сигналом чтения в линии 34, в процессор 22 по шинам 35.

Если процессор 22 обращается к периферийному устройству 26, дешифратор формирует единичный сигнал, который поступает на линию 20 и через элемент HE 7 — — на вход элемента И 8, закрывая его для прохождения синхросигнала с линии 32. 1ev самым демультиплексор 6 подготавливается для передачи информации в мультиплексор 9. Сигнал с линии 20 поступает на блок 23, который выставляет сигнал ВУ на линии «Выборка устройства».

Этот сигнал поступает на линию 17 коммутирующего устройства 30 и разрешает прохождение сигнала адреса с выхода регистра 2 через группу 4 элементов И и мультиплексор 9 на вход шинного формирователя 10. В отсутствии единичного сигнала на линии !8 шинный формирователь 10 пропускает сигналы адреса на шины 15 и далее на шины «Адрес-данные» магистрали 25.

Блок 23 устанавливает сигнал ОБМ на линии «Синхронизация обмена» магистрали 25.

Устройства 26, снабженные аппаратурой дешифрации адреса, считывают адрес с соответствующих линий магистрали, опознают его и после появления сигнала ОБМ запоминают необходимые им поля адреса.

Устройство, опознавшее адрес, становится ведомым.

Блок 23 снимает с линии 7 сигнал

ВУ, снимая адрес на шинах 15 коммутирующего устройства.

Блок 23 устанавливает сигнал ДЧТ на линии «Чтение данных» магистрали. Этот си гнал подгота вл и вает мультиплексор 3 и шинный формирователь 10 к прохождению информации с шин 15 на шины 9 устройства 30.

1314348

10 (5

25

Ведомое устройство 26 в ответ на сигнал ДЧТ устанавливает сигнал ОТВ на линии «Ответ устройства» магистрали 25 и данные на линиях «Адрес-данные» магистрали 25. Данные поступают по шинам 15 и 19 и через шинный формирователь 27, управляемый сигналом чтения в линии 34, в центральный процессор 22.

Процессор 22 принимает данные и блок

23 сбрасывает в линии 18 сигнал ДЧТ.

После сброса сигнала ДЧТ ведомое устройство снимает данные с линий «Адресданные» и сбрасывает сигнал ОТВ.

Блок 23 сбрасывает сигнал ОБМ на лини и ма гистрал и 25.

Запись информации из центрального проессора 22 в основную память 24 и перифери йные устройства 26 осуществл яется следующим образом (фиг. 3).

Центральный процессор 22 выставляет на шинах 11 адрес ячейки памяти 24, на шинах 35 — данные, подлежащие записи в эту ячейку.

Одновременно на линии 33 выставляется сигнал записи. В отсутствии сигнала в линии 34 шинный формирователь 27 направляет сигналы данных на шины 11 коммутирующего устройства 31.

Анализ разрядов адреса на шинах 11 коммутирую1цего устройства 30 производится аналогично режиму чтения. Результат анализа по линии 20 коммутирующего устройства 30 поступает на линию 20 коммутируюгцего устройства 31 и далее на вход элемента HE 7. При этом дешифратор 1 устройства 31 находится в состоянии с высоким выходным сопротивлением, так как на его управляющий вход подан логический

«О» с линии 21 устройства 31.

Если процессор 22 обращается к ячейке основной памяти 24, то по синхросигналу на линии 16 адрес, как и в режиме чтения, с выходов регистра 2 поступает на шины

12 устройства 30 и памяти 24. Данные по этому же синхросигналу, проходящему. через элемент И 29, на другом входе которого в этот момент присутствует сигнал «1» с линии 33, проходят с выхода регистра 2 устройства 31 на шины 12 и через шинный формирователь 28, на входе управления которого присутствует сигнал «О» с линии 34, на шину данных основной памяти 24.

Если процессор 22 обращается к периферийному устройству 26, то единичным сигналом результата анализа разрядов адреса запрещается прохождение синхросигнала через элементы И 8 обоих коммутирующих устройств 30, 31 и подготавливается прохождение информации с регистраторов 2 на шины 15. Одновременно этим же сигналом по линии 20 запускается в работу блок 23 (фиг. 3), который выставляет в линию 17 сигнал ВУ, который поступает в магистраль и разрешает прохождение адреса на шины 15 устройства 30. Блок 23 выставляст сигнал ОБМ. Г1ерифсрийнос устройство 26 01103113(. адрес и становится ведомым. Блок 23 снимает сигнал BX (при этом снимаются ланпыс с шин 15) и одновременно с этим выдает по линии 17 коммутирующего устройства 31 сигнал выдачи ланПо этом, O B BH 3.1 > l 3 II f1 hiC (Bhi X 0!13 регистра 2 поступак>т на шины 15 и с них на шины 13 коммутирующего устройства 30.

В отсутствии на линиях 17 и 18 устройства 30 сигналов ВУ и ДЧТ данные с шип

13 поступают по шинам !5 в мап>страль 25.

Блок 23 устанавливает сигнал ДЗП на линии «Запись ланньь» магifc).p;Iли 25.

Ведомое периферийное устройство принимает по сигналу ДЗП ипформацик) с соответствующих линий магистрали 25 и устанавливает сигнал ОТВ.

Блок 23 сбрасывает cIII II)iлы ДЗ(1 н Выдачи данных, после чего снимак>тся лан ыс с мап)страли 25. Ведомое устройство сбрасывает сигнал ОТВ. Блок 23 сбрас11141)ст сигнал ОБМ.

?13 фи Г. 2 показан Ва р111) 11т р)100ты с110темы с одним коммутирук>щнм устрой«твом, обеспечивающим асин. ронный Обмсll мсжлу центральным lipOIicñсором 22 и памятьк)

24 или с периферийными устройствами

ТолbkO В РСЖ!1МЕ ЧТ1. НИ11.

ФО (>.11 Ц. 2 Й 77 301) /) е ге и 77)7 (хох)мут1)руюц)сс ус) ройство, солержащсс регистр, группа управляющих Вколов

KoToPoI ив.1ястсн гPY1111oè 3ЛРсс 11ы х В. Олов устройства, дешифратор, элемент И, первый вход и Выход которого соедин Ilbl соответственно с выходом элсмс))т)1 НЕ и первым входом элемента ИЛИ, шинный формирователь, вход-выход которого является гРУппой аДРесно-IIII(!)0Px!3IIIIOIIifblx 13хО;1ОВвыходов устройства, 1>т.)ичаюи(еее.7 тем, что, с целью расширения области применения устройства, в него введены группа элементов и, лсмультиплсксор, первый и второй мультиплексоры, причем информационные входы лешифратора соединены с соответствующими входами старших p33pi)kof3 группы адресных входов устройства, à выход дешифратора является выходом направления передачи устройства и соединен с Входом элемента НЕ, второй вход элемента И соединен с входом синхронизации рег)4стра и является Вхо. >ох) синхронизации устройства, груlll13 Выходов регистра соединена с группой

I)f4((OpX13!4IIOfIIlf IX f4X0;1013 элементов И группы, группа Выходов которой coc;!IIIIef43

С Г P V I f 110 kI I i I i (j) 0 f) Xl 3 I L I I 0 II 14 bI X В Х 0 ЛО В 1 i. мультиплексора. Вxo;1 управления которого соединен с выходом элемента И, первая группа вых1>л1)14 лсх)у.)ьт14плсксорг) является группой;!,!pñ Оных Выходов устройства, а вторая груllllà Выходов лемультиплсксop3 сое

Линена с пеРвой гРУппой 1414+OPxlaikifo»I!fix

1314348

Залпсь(Л) Х :Ъ

0tu;@PIC ЮО2) Х

)s /же, а

X двп птв

ВУ(173а1 — .

1731

t17vz Z

11,1г) — tоt))))* r рptе)cput)н)tоt)n ) 113@ c C

Утенее Цй гп)д с::

)у оп ббМ

ИГ(1У

018

ВУ)!7 ) С:ос гавитель и. Вертлиб

1телактор Д., 10 ttttttt« Текред И. Верее Корректор Г. Решетник

За к а и 2007, 50 Тираж 673 Подписное

ВПИИПИ Государственно) о комитета (:Ct. Р по делам изобретений и открытий

113035, Москва. Ж вЂ” 35, Раешская наб., д. 4/5

111)о из подет воино-tlt) I)It рафи и ос кое прс,till)èÿòèñ, с. Ужсород, ул. Проектная, 4 входов первого мультиплексора, вторая группа информационных входов которого является первой группой информационных входов устройства, вход управления первого мультиплексора объединен с вторым входом элемента ИЛИ и является входом управления передачей на группу адресно-информационных входоввыходов устройства, выход элемента ИЛИ соединен с входом управления элементов И группы, группа выходов первого мультиплексора соединена с группой информа)))а — - — — ционных входов шинного формирователя, группа выходов которого соединена с первой группой информационных входов второго мультиплексора, вторая группа информационных входов и выход которого являются соответственно второй группой информационных входов и группой информационных выходов устройства, вход управления второго мультиплексора соединен с входом управления шинного формирователя и является входом управления передачей на группу информационных выходов устройства.