Устройство для контроля блоков памяти

 

Изобретение относится к вычислительной техни1{е и может быть применено для автоматизированного обнаружения неисправностей и сбоев в информационных и адресных цепях блоков памяти. Целью изобретения является повышение достоверности контроля. Устройство содержит входной 1 и выходной 2 регистры данных, содержащие данные в разрядах 16, контрольный код данных в разрядах 17 и контрольный код адреса в разрядах 18, регистр 3 кода операции, счетчик 4 адреса, блок 5 обнаружения ошибки, формирователь 6 контрольного кода, блок 7 задания контрольных данных, блок 8 коррекции данных, блок 9 регистрации ошибки, входной 10 и выходной 11 коммутаторы , блок 12 управления, дешифратор 13 адреса, группы элементов И 14 и 15. На вход-,1 19, 20, 22, и поступают от внешней ЭВМ соответственно адрес, данные, подлежащие записи, в контролируемый блок памяти, сигнал синхронизации и код операции. Устройство обеспечивает режимы записи данных в блок памяти, чтения их и тестирование блока памяти. При чтении выполняется контроль считываемых данных и адреса, регистрация.номеров неисправных разрядов при наличии 27 (Л со О) о ел со К, Z, n-t- J2 Фиг.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„ЯЦ„„1316053 д1 (51) 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3987352/24-24 (22) 06 ° 12.85 (46) 07.06.87. Бюл. N - 21 (72) В.И. Усков, Ю.Н. Урусов, В.И, Кобозева, Н.В. Рудь и В.Н. Ов чинников (53) 681.327(088.8) (56) Авторское свидетельство СССР

¹ 1015386, кл. G 06 F 11/00, 1981.

Авторское свидетельство СССР

¹ 744577, кл. G 06 F 11/00. 1978. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть применено для автоматизированного обнаружения неисправностей и сбоев в информационных и адресных цепях блоков памяти. Целью изобретения является повышение достоверности контроля.

Устройство содержит входной 1 и выходной 2 регистры данных, содержащие данные в разрядах 16, контрольный код данных в разрядах 17 и контрольный код адреса в разрядах 18, регистр

3 кода операции, счетчик 4 адреса, блок 5 обнаружения ошибки, формирователь 6 контрольного кода, блок 7 задания контрольных данных, блок 8 коррекции данных, блок 9 регистрации ошибки, входной 10 и выходной 11 коммутаторы, блок 12 управления, дешифратор 13 адреса, группы элементов

И 14 и 15. На вход-1 19, 20, 22, и 22 поступают от внешней 3ВМ соответственно адрес, данные, подлежащие записи, в контролируемый блок памяти, сигнал синхронизации и код операции. Устройство обеспечивает режимы записи данных в блок памяти, чтения их и тестирование блока памяти. При чтении выполняется контроль считываемых данных и адреса, регистрация. номеров неисправных разрядов при наличии

1316053 ошибок адреса и данных, коррекция выдаваемых на выход 21 устройства считанных данных. Тестирование позвоИзобретение относится к вычислительной технике и может быть применено для автоматизированного обнаружения неисправностей и сбоев в информационных и адресных, цепях блоков памяти.

Целью изобретения является повышение достоверности контроля.

На фиг. 1 приведена функциональная схема предложенного устройства, на фиг. 2-5 — функциональные схемы соответственно формирователя контрольного кода, блока обнаружения ошибки, блока регистрации ошибки и блока задания контрольных данных.

Устройстьо содержит (фиг. 1) входной и выходной 2 регистры данных, регистр 3 кода операции, счетчик 4 адреса, блок 5 обнаружения ошибки, формирователь 6 контрольного кода, блок 7 задания контрольных данных, блок 8 коррекции данных, блок 9 регистрации ошибки, входной 10 и выходной 11 коммутаторы, блок 12 управления, дешифратор 13 адреса, первую 14 и вторую 15 группы элементов И. На фиг. 1 обозначены группы разрядов 16 данных, разрядов 17 контрольного кода данных и разрядов 18 контрольного кода адреса регистров

1 и 2 данных, адресные входы 19, одни из информационных входов 20 и выходов 21, вход 22„ синхронизации, управляющие входы ?2, контрольный

23, адресные 24 и управляющие 25 выходы, другие информационные выходы

26 и входы 27 устройства.

Формирователь 6 контрольного кода содержит (фиг. 2) блоки 28 свертки по модулю два и группы элементов

И 29-32.

Блок 5 обнаружения ошибки содержит (фиг. 3) группы эЛементов И 33 и 34, блок 35 свертки по модулю два, дешифратор 36 номера неисправного ляет обнаруживать постоянные неисправности аппаратуры и случайные сбои в блоке памяти ° 5 ил. разряда, элемент ИЛИ 37, элемент

НЕ 38 и элементы И 39 и 40.

Блок 9 регистрации ошибки содержит (фиг. 4) регистр 41 ошибки ад5 реса, регистр 42 ошибки данных и группы элементов И 43 и 44.

Блок 7 задания контрольных данных содержит (фиг. 5) регистр 45 начального адреса, регистр 46 конечного

1О

О адреса, блок 47 сравнения и генератор 48 контрольных данных, который может быть выполнен, например, либо как генератор случайных чисел, либо как ПЗУ со счетчиком адреса.

Устройство работает следующим образом.

На входы 19-22, (фиг. 1) подаI ются соответственно адрес, данные, сигнал СхЗ синхронизации и управляющие сигналы от внешней ЭВМ. К выходам 24-26 и входам 27 подключается контролируемый блок оперативной памяти (ОП).

Устройство обеспечивает выполнение режимов записи данных в блок памяти, чтения их и тестирования контролируемого блока ОП (на фиг. 1 условно не показанноro). Блок 12, получив сигЗО нал СхЗ, переходит к анализу кода операции, заданного сигналами на входах 22 . Если задан код операции записи, блок 12 подает сигналы на коммутатор 11, который подключает к входу счетчика 4 вход 19, на формирователь 6, который производит вырабо ку контрольного кода для данных, поступающих с входа 20, импульсные сигналы на счетчик 4 и входы разрядов

16 и 17 регистра 2. По заднему фронту этих сигналов в счетчик 4 записывается адрес ячейки в,регистр 2 соответственно данные и контрольный код данных. После этого блок 12 по45 дает сигнал на формирователь 6, который вырабатывает контрольный код для адреса, поступающего из счетчика 4, сигнал на входы разрядов 18

3 1316053 регистра 2, по которому контрольный контроля данных. Если адрес и конткод адреса записывается из блока 6 рольный код не соответствуют друг в регистр 2 и устанавливает в ре- другу, из блока 5 поступает сигнал, гистре 3 код операции записи. После по которому блок 12 выдает в блок 9 этого блок 12 подает потенциальный

5 сигнал записи по которому блок 9

У сигнал на элементы И 14 и 15, в ре- фиксирует номер разряда адреса, предзультате в контролируемый блок па- ставленный позиционным кодом, где мяти поступают адрес ячейки, подле- имеет место несоответствие, а блок жащие записи данные, контрольный код 12 выставляет на выходе 23 сигнал данных и контрольный код адреса че- 1р ошибки адреса рез выходы 24 и 26, а с выхода 25 После этого блок 12 выдает в блок 5 сигнал, по которому проиэПосле этого блок 12 устанавлива- водится контроль соответствия полует на выходе 23 сигнал Сх И, опреде- ченных данных и контрольного кода ляющии, что данные с входов 20 пе- 15 даннйх (содержащихся в разрядах 16 реданы в блок памяти, снимает сигнал и 17 регистра 1), и в случае ошибуправления с входов элементов И 14 ки в данных вырабатывает номер неиси 15 и переходит к ожиданию сброса правного разряда блока памяти. После сигнала СхЗ. После сброса сигнала этого блок 12 подает сигнал в блок

СхЗ б 12 б

JIoK с расывает сигнал СхИ 2р 5, анализируя результат контроля. и устанавливает устройство в исход- Если данные соответствуют контрольное состояние. В режиме чтения на ному коду, из блока 5 поступает имвходах 19 присутствует адрес ячейки пульсный сигнал на блок 12, который памяти блока ОП, на входах 22> — код подает на коммутатор 10, тем самым операции чтения, после чего подает- 25 выдавая содержимое разрядов 16 реся сигнал Сх3. Блок 12 анализирует гистра 1 через блок 8 на выход 21, код операции, после чего подает сиг- Если данные не соответствуют контнал на коммутатор 11 „— рольным разрядам, из блока 5 постучает входы 19 к входам счетчика 4, пает сигнал, и в зависимости от того, в который записывается адрес ячейки 3р была ли обнаружена ошибка в адресе памяти, а в регистре 3 по сигналу или нет, блок 12 работает следующим из блока 12 устанавливается код опе- образом. рации чтения. После этого блок 12 Если ошибки адреса не было, то по подает потенциальный сигнал на эле- сигналу с блока 5 блок 12 подает менты И 14, по которому адрес ячей35 сигнал на коммутатор 10 разрешая ки поступает со счетчика 4 на выход выдачу скорректированных данных с

24, в ответ из контролируемого бло- выхода блока 8 на выход 21 сигнал

1 ка ОП на вход 27 поступает содержи- на блок 6, который вырабатывает контмое ячейки памяти. рольныи код для скорректированных

В следующем такте работы блок 1 2 4р данных, установленных на выходе блоподает сигнал на регистр 1, в который ка 8, сигнал для записи данных в через входы раз я ов 16-18 р р д 1 18 записыва- разряды 16 и контрольного кода в разются соответственно данные, контроль- ряды 17 регистра 2, и сигнал в блок ный код данных и конт ольнь онтрольный код ад- 1 для регистрации номера неисправного с реса, считанные из блока и пока памяти. За- 45 разряда блока памяти. Одновременно тем блок 12 выдает сигнал на блок 5, на выход 23 поступает сигнал о том, по которому последний производит со- что имела место ошибка в данных и ответствия за анного д ого адреса (содер- проиэведена их корректировка. жимого счетчика 4) считанному конт- Если ранее была обнаружена ошиброльному коду (содержащемуся в ре- 5р ка адреса, то сигнал с блока 5 пройгистре 1) и, при наличии несоответ- дет в блок 12 и активизирует íà его ствия, вырабатывает код номера неис- выходе сигнал разрешения записи правного разряда блока памяти, признака ошибки данных в блок 9.

После этого блок 12 подает сигнал В этом случае коррекция данных в блок 5 для анализа результата конт-55 в контролируемом блоке ОП не произроля. Если адрес соответствует конт- водится, на выходе 23 устанавливает ся признак ошибки данных, а в регист ре 42 блока 9 регистрируется номер блок 12 дает команду для выполнения неисправного разряда блока памяти.

Если на входе 19 задан адрес регистра 46, то в результате анализа кода о пе рации и кода адреса, сигнал с выхода дешифратора 13 на блок 12 вызовет сигнал записи данных с входа 20 в регистр 46, после чего блок

12 подает сигналы на коммутатор 11 и счетчик 4, по которым производится запись содержимого регистра 45 в счетчик.

55

После этого блок 12 подает на коммутатор 10 сигнал, по которому скорректированные данные с выхода блока

8 поступают на выход 21, после чего блок 12 устанавливает устройство в исходное состояние и выдает сигнал

СхИ окончания операции., Режим тест состоит иэ четырех операций: чтение содержимого регистра

41 ошибки адреса, чтение содержимого регистра 42 ошибки данных, запись в регистр 45 начального. адреса, запись в регистр 46 конечного адреса и проверка аппаратуры.

Если на входах 22> задан код one— рации тест, блок 12 анализирует адрес на входе 19, для чего подает на вход дешифратора 13 сигнал опроса.

Если на входе 19 задан адрес регистра 41 (фиг. 4), то по сигналу с со- 20 ответствующего выхода дешифратора

13 блок 12 подает потенциальный сигнал на коммутатор 10 и на элементы

И 43 блока 9, по которому к выходу

21 подключается выход регистра 41, а блок 12 устанавливает на выходе 23 сигнал СхИ.

В режиме операции "Чтение регистра ошибки данных" на входе 19 задан адрес регистра 42. По сигналу с соответствующего выхода дешифратора

13 блок 12 подает сигнал на коммутатор 10 и на элементы И 44 блока 9, по которому к выходу 21 подключится выход регистра 42. 35

В режиме операции записи в регистр начального адреса устройство анализирует код операции аналогично описанному выше. На входе 19 задан адрес регистра 45 (фиг. 5), по сигна- 40 лу с соответствующего выхода дешифратора 13 блок 12 подает сигнал записи в блок 7, по которому данные с входа 20 записываются в регистр 45.

В режиме операции записи в ре- 45 гистр конечного адреса и проверки аппаратуры устройство работает следующим образом.

3 6

В следующем такте блок 12 подает сигнал на блок 6, по которому последний вырабатывает контрольный код для данных, поступающих из генератора 48, сигнал на регистр 2, по которому из его разрядов 16 и 17 записываются контрольные данные и контрольный код этих данных, и сигнал в блок

7, по которому генератор 48 формируе т на своих выходах новые кон троль- ные данные (для записи в следующую ячейку памяти при очередном цикле обращения к контролируемому блоку

ОП). В следующем такте блок 12 подает сигнал в формирователь 6, по которому последний формирует контрольный код для адреса, и сигналы на регистры 2 и 3, по которым в разряды 18 регистра 2 производится запись контрольного кода адреса, а в регистр 3 записывается код операции записи.

В следующем такте блок 12 подает сигнал на элементы И 14 и 15, при этом адрес и информация, подлежащая записи, поступают на выходы 24 и 26, После. этого блок 12 анализирует не является ли ячейка памяти контролируемого блока ОП, в которую произведена запись последней, для чего сравнивает адрес этой ячейки с содержимым регистра 46. Если содержимое счетчика 4 не равно содержимому регистра 46, то с выхода блока

12 поступает сигнал в счетчик 4, увеличивая его содержимое на единицу, т.е. формируется адрес очередной ячейки памяти, после чего блок

12 запускает формирование контрольного кода, как описано выше. Если содержимое счетчика 4 равно содержимому регистра 46, блок 12 инициирует операцию чтения иэ контролируемого блока ОП по адресу, записанному в регистре 45. В следующем такте блок 12 ппдает импульсный сигнал на регистр 1, производя запись в него считанной иэ блока ОП на вход 27 информации. После этого блок 12 подает сигнал на блок 5, по которому последний производит, контроль содержимого разрядов 18 регистра 1 на соответствие его адресу в счетчике

4. В следующем такте блок 12 анализирует результат контроля, аналогично описанному выше. Если ошибки адреса нет, блок 12 перейдет к выполнению контроля данных. Если обнару1316053 формула изобретен и я

55 жена ошибка адреса, то из блока 5 сигнал поступит на вход блока 12, который устанавливает на выходе 23 сигнал ошибки адреса и подает сигнал на блок 9, по которому номер 5 неисправного разряда адреса записывается в регистр 41, после чего блок

12 подает сигнал, по которому блок

5 производит контроль данных, т. е. контроль соответствия друг другу 10 содержимого разрядов 16 и 17 регистра 1. Если ошибки данных нет, из блока 5 сигнал поступит на вход блока 12, который переходит к сравнению адреса в счетчике с конечным 15 адресом в регистре 46. Если обнаружена ошибка данных, сигнал из блока

5 поступит на вход блока 12, который выставляет на выходе 23 сигнал ошибки данных и подает сигнал на блок 9, 20 по которому номер неисправного разряда блока ОП записывается в регистр 42. После этого блок 12 анализирует не является ли ячейка памяти, из которой произведено чтение, последней. Если содержимое счетчика

4 равно содержимому регистра 46, то операция тестирования закончена.

Если адреса в счетчике 4 и регистре 46 не равны, производится изменение адреса в счетчике 4, после чего блок 12 инициирует чтение по очередному адресу, формируемому счетчи" ком 4.

В результате выполнения этой опе- 35 рации при наличии ошибок на выходе

23 выставлены сигналы "Ошибка адреса" или (и) "Ошибка данных", а в регистрах 41 и 42 блока 9 зафиксированы номера разрядов блока ОП, в кото- 40 рых обнаружены ошибки адреса и данных. Если имели место ошибки в нескольких разрядах адреса и данных (постоянные в результате неисправности аппаратуры или случайные, по- 45 являющиеся в результате сбоев), то в регистрах 41 и 42 указаны позиционным кодом номера всех неисправных разрядов блока ОП, поскольку при записи в регистры 41 и 42 очередного 50 номера неисправного разряда происходит накопление номеров разрядов.

Устройство для контроля блоков памяти, содержащее входной и выходной регистры данных, блок обнаружения ошибки, формирователь контрольного кода, блок управления, входной и выходной коммутаторы, причем выходы данных и выходы контрольного кода данных входного регистра данных подключены к входам первой группы блока обнаружения ошибки, одни из выходов формирователя контрольного кода соединены с входами данных и входами контрольного кода данных выходного регистра данных, управляющие входы входного и выходного коммутаторов подключены соответственно к первому, второму и третьему, четвертому выходам блока управления, информационные входы входного регистра данных являются одними иэ информационных входов устройства, о т- л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены блок коррекции данных, регистр кода операции, блок задания контрольных данных, блок регистрации ошибки, счетчик адреса, дешифратор адреса и группы элементов И, причем одни иэ информационных выходов блока задания контрольных данных подключены к одним из информационных входов входного коммутатора, выходы которого соединены с информационными входами счетчика адреса, выходы которого подключены к первым входам элементов И первой группы, одним из информационных входов блока задания контрольных данных, входам первой группы формирователя контрольного кода и входам второй группы блока обнаружения ошибок, входы третьей группы которого соединены с выходами контрольного кода адреса входного регистра данных, выходы группы блока обнаружения ошибок соединены с одними из входов блока коррекции данных и блока регистрации ошибки, выходы которого подключены к одним из информационных входов выходного коммутатора, выходы данных, контрольного кода данных и контрольного кода адреса входного регистра данных соединены с другими входами блока коррекции данных, выходы которого соединены с другими информационными входами выходного коммутатора и входами второй группы формирователя контрольного кода, другие выходы которого подключены к входам контрольного кода адреса ,выходного регистра данных, выходы которого соединены с первыми входа1316053

l0 к2

omФ om 12 оп 7(М) om

Quz. 2 ми элементов И второй группы, вторые входы элементов И первой и второй групп, первый и второй входы регистра кода операции подключены соответственно к выходам с пятого по восьмой блока управления, девятый выход которого соединен с входом опроса дешифратора адреса, выходы которого подключены к входам группы блока управления, вход разрешения следующеro цикла и выходы с десятого по двенадцатый которого соединены соответственно с управляющим выходом и с входами разрешения записи, входом запуска блока задания контрольных данных, другие информационные выходы которого подключены к входам третьей группы формирователя контрольных кодов, входы запуска которого соединены с выходами с тринадцатого по шестнадцатый блока управления, выходы с семнадцатого по двадцать шестой которого подключены соответственно к входу записи и счетному входу счетчика адреса, к входам разрешения записи входного и выходного регистров данных, к перI вому и второму входам записи блока ре гистрации ошибок, к входам запуска с первого по третий блока обнаружения ошибок, первый и второй управляющие выходы которого соединены с входами признака результата контроля блока управления, Другие информационные входы блока задания контрольных данных и входы четвертой

10 группы формирователя контрольного кода объединены и являются другими информационными входами устройства,. входы дешифратора адреса и другие информационные входы входного комму15 татора объединены и являются адресным входом устройства, выходы элементов И первой группы и регистра кода операции являются соответствен" но адресными и управляющими выходами устройства, информационными выходами которого являются выходы элементов И второй группы и выходы выходного коммутатора, выход сигнала ошибки, входы синхронизации и

25 задания режима блока управления являются соответственно контрольным выходом и управляющими входами устройства.

rr f2

om 5

13,6053 (Риг. 4 пл4

<8, 9 отf

1316053

12 иг.

x Q um80

Составитель Т.Зайцева

Техред А. Кравчук

Корректор С.Черни

Редактор Г, Гербер

Заказ 2370/55

Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб °, д, 4/5

Производственно-полиграфическое предприятие, г ° Ужгород, ул, Проектная, 4