Устройство для деления

 

Изобретение относится к области цифровой вычислительной техники и может найти применение в высокопроизводительных специализированных вычислительных машинах и системах. Целью изобретения является уменьшение аппаратных затрат. Устройство для деления содержит два вычистателя 1 и 9, регистр 2 делителя и регистр 10 делимого , узел 3 образования частного, коммутатор 4, два табличных умножителя 13, 14 и блок памяти 11. Процесс деления состоит из повторяющихся однотипных циклов. Во время очередного ij-ro цикла сначала на основе анализа значений г старших разрядов делителя и делимого или остатка определяется предварительное значение очередных р-разрядов частного,после чего анализируется знак разности и корректируется цифра частного. 3 ил. S (Л со 4 СО cfjueA

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1317431

А1

С5В 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К. АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3934404/24-24 (22) 17.07.85 (46) 15.06.87. Бюл. У 22 (72) И.П.Галабурда, И.А.Баранов, А.И.Бобровский, Г.Н.Булкин и С.М.Епишин (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1283752, кл. G 06 F 7/52, 10.06.85.

Авторское свидетельство СССР

У 1097999, кл. G 06 F 7/52, 1983. (54) УСТРОЙСТВО. ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к области цифровой вычислительной техники и может найти применение в высокопроизводительных специализированных вычислительных машинах и системах. Целью изобретения является уменьшение аппаратных затрат. Устройство для деления содержит два вычистателя 1 и 9, регистр 2 делителя и регистр 10 делимого, узел 3 образования частного, коммутатор 4, два табличных умножителя 13, 14 и блок памяти 11. Процесс деления состоит из повторяющихся однотипных циклов. Во время очередного

lj-го цикла сначала на основе анализа значений r старших разрядов делителя и делимого или остатка определяется предварительное значение очередных р-разрядов частного, после чего анализируется знак разности и корректируется цифра частного. 3 ил, 1 2 левого адреса, записаны числа 0 Y

2Y,...,(2 -2)Y,(2 -1)Y, (2 — 1)Y.

В каждом цикле деления по входам 12, 15 и 8 последовательно приходят сигналы, как это показано на и фиг, 3. Число циклов деления равно

P где n — - разрядность операндов.

С приходом сигнала на вход 12 осуществляется сдвиг влево на р разрядов. в узлах 10 и 3. В результате в регистре 10 оказывается сформированным очередное делимое. После этого по значениям р+1 старших разрядов (начиная со второго старшего разряда, исключая первый) регистра 2 и р+2 старших разрядов регистра 10 иэ блока 11 на адресные входы умножителей 13 и 14 и tl подается р-разрядный код Z „,Z,,......,,ZP, являющийся предварительным значением очередных разрядов частного.

По сигналу на входе 15 осуществляется прием этого кода в младшие р разрядов узла 3, из умножителей 13 с е и 14 выбираются числа, Е 2 Y т1

P и (Z g 2 — 1)7 соответственно. На и е-1 вычитателях 9 и 1 вычисляются разности содержимого регистра 10 и чисел

P 0

X, Z 2 Y. z (Q Z 2 -1)7 соответсте= е= венно. Если знаковый разряд вычитателя 9 принимает значение, равное

"-1" (разность отрицательна), то на вычитающий вход узла 3 поступает сигнал "-1", в результате чего содержимое узла 3 уменьшается на единицу.

По сигналу на входе 9 в зависимости от знака разности, полученной на вычитателе 9, происходит запись положительного остатка Q(11 в младшие и разрядов регистра 10 из младших разрядов вычитателей 9 или 1. После этого цикла деление повторяется.

Формула и з обретения

1 131743

Изобретение относится к цифровой вычислительной технике, предназначено для деления чисел, .представленных в двоичной системе счисления, и может найти применение в качестве операционного блока B высокопроизводительных специализированных вычислительных машинах и системах.

Целью изобретения является уменьшение аппаратных затрат. 10

На фиг. 1 приведена функциональная схема устройства для деления; на фиг. 2 — пример выполнения функциональной схемы узла образования частного; на фиг. 3 — временная диаграмма выработки синхросигналов.

Устройство для деления (фиг.1) содержит второй вычитатель 1, регистр 2 делителя, узел 3 образования частного, коммутатор 4, в состав ко- 20 торого входят две группы 5-6 элементов И и группа 7 элементов ИЛИ, третий синхровход 8, первый вычитатель 9, регистр 10 делимого, блок 11 памяти, первый синхровход 12, табличные умно- 25 жители. 13 и 14, второй синхровход 15.

Узел 3 предназначен для формирования. и хранения частного, в состав которого входят р-разрядный вычитающий счетчик 16 и (п-р)-разрядный ре- 30 гистр 17.

Выходы р разрядов счетчика 16 соединены с входами р разрядов регистра 17. Узел 3 имеет вход 18 разрешения сдвига, вычитающий вход 19, информационный вход 20 и вход 21 разрешения записи.

Блок 11 имеет два адресных входа разрядности: р+2 и р+1 соответственно, — определяющих адресное простран- 40 ство размером 2 . В блоке 11 хранятся р-разрядные коды, используемые в качестве предварительных значений очередных р разрядов частного.

Табличные умножители 13 и 14 пред- 45 назначены для хранения (n+p)-разрядных кодов, кратных делителю, и имеют р-разрядные адресные входы.

Коммутатор 4 реализует функцию а А{В) =(aSb „) (a4b ).... 50

Устройство для деления чисел работает следующим образом.

В исходном состоянии в и младших разрядах регистра 10 находится делимое Х, в регистре 2 — делитель Y в блоке 13, начиная с нулевого адреса, записаны числа Y 27, 37, ...(2 -2)1, (2 -1)Y, а в блоке 14„ начиная с нуУстройство для деления, содержащее регистры делимого и делителя, узел образования частного, два вычитателя, блок памяти, два табличных умножителя и коммутатор, причем выход регистра делимого соединен с входами уменьшаемого первого и второго

13174

Z0 1У

° ° ° е ° °

Составитель Н.Маркелова

Редактор А.Маковская Техред А.Кравчук Корр ек тор. М. Шар оши

Заказ 2424/43 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 вычитателей, входы вычитаемых которых соединены с выходами первого и второго табличных умножителей соот- ветственно, адресные входы которых соединены с выходом блока памяти, выход знакового разряда первого вычитателя соединен с управляющим входом коммутатора, первый и второй информационные входы которого соединены с выходами первого и второго вычи-10 тателей соответственно, выход коммутатора соединен с информационным входом регистра делимого, о т л и— ч а ю щ е е с я тем, что, с целью уменьшения аппаратных затрат, выход 15 (р+2) старших разрядов регистра делимого (где р=2,3 ...п-3, и — разрядность операндов) соединен с первым адресным входом блока памяти, второй

31 4 адресный вход которого соединен с выходом (р+1) старших разрядов регистра делителя, выход блока памяти соединен с информационным входом узла образования частного, вычитающий вход которого соединен с выходом знакового разряда первого вычитателя, первый синхровход устройства соединен с входами разрешения сдвига регистра делимого и узла образования частного, второй синхровход устройства соединен с входами разрешения чтения первого и второго табличных умножителей, с.входами разрешения вычитания первого и второго вычитателей и входом разрешения записи узла образования частного, вход разрешения записи регистра делимого является третьим синхровходом устройства.