Квазистатическое счетное устройство на мдп-транзисторах
Изобретение относится к импульсной технике. Может быть использовано в качестве стандартного узла цифровой СБИС, Цель изобретения - расширение функциональных возможностей устройства. Устройство содержит транзисторы 4-7, инвертор 1, накопительный конденсатор 8, двухтактный усилитель 9. Для достижения поставленной цели в устройство введены запоминающие регистры -12, 13, элемент ИЛИ 14, инверторы 15-17, элемент И 18, двухтактные усилители 19, 20, накопительные конденсаторы 21, 22, транзисторы 23-29. 2 ил. S (Л со со to ел ел
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН
А1 (504 НОЗ КЗ 353 ® Мщ, Ц gi!г, " ..„13 4аОГ@01
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Фиг. f
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4005900/24-21 (22) 03.01.86 (46) 23.06.87. Бюл. № 23 (72) А. Г. Солод (53) 621.374 (088.8) (56) Авторское свидетельство СССР № 790127, кл. Н 03 К 3/286, 1978.
Авторское свидетельство СССР № 632060, кл. Н 03 К 3/286, 1975.
„„SU„„1319255 (54) КВАЗИСТАТИЧЕСКОЕ СЧЕТНОЕ
УСТРОЙСТВО НА МДП-ТРАНЗИСТОРАХ (57) Изобретение относится к импульсной технике. Может быть использовано в качестве стандартного узла цифровой СБИС.
Цель изобретения — расширение функциональных возможностей устройства. Устройство содержит транзисторы 4 — 7, инвертор 1, накопительный конденсатор 8, двухтактный усилитель 9. Для достижения поставленной цели в устройство введены запоминающие регистры 12, 13, элемент
ИЛИ 14, инверторы 15 — 17, элемент И 18, двухтактные усилители 19, 20, накопительные конденсаторы 21, 22, транзисторы
23 — 29. 2 ил.
1319255
Изобретение относится к импульсной технике и может быть использовано в качестве стандартного узла цифровой СБИС.
Цель изобретения — расширение функциональных возможностей устройства за счет введения режима начальной установки, режима пересчета 1:1, 2:1 и режима управления счетом.
На фиг. 1 изображена принципиальная электрическая схема квазистатического счетного устройства на МДП-транзисторах; на фиг. 2 — временные диаграммы его работы.
Устройство содержит первый инвертор 1, включенный между шиной питания 2 и об-, щей шиной 3, проходной транзистор 4, три„ управляющих транзистора 5 — 7, первый накопительный конденсатор 8 и первый двухтактный усилитель 9, состоящий из последовательно соединенных повторяющего и инвертирующего транзисторов, причем исток инвертирующего транзистора двухтактного усилителя подключен к общей шине 3, выход первого инвертора 1 через второй управляющий транзистор 6 подключен к инвертирующему входу первого двухтактного усилителя 9, выход первого двухтактного усилителя подключен к первой обкладке первого накопительного конденсатора 8, к стоку третьего управляющего транзистора 7 и к шине 10 импульса переноса, затвор повторяющего транзистора первого двухтактного усилителя 9 подключен к второй обкладке первого накопительного конденсатора 8 и к стоку первого управляющего транзистора 5, сток проходного транзистора 4 подключен к выходу первого инвертора 1, затворы проходного 4, первого 5 и второго 6 управляющих транзисторов подключены к шине 11 тактовых сигналов, разряд запоминающего регистра 12 пересчета, разряд запоминающего регистра 13 предустановки, элемент
ИЛИ 14, второй 15, третий 16 и четвертый 17 инверторы, элемент И 18, второй 19 и третий 20 двухтактные усилители, второй 21 и третий 22 накопительные конденсаторы, первый 23 и второй 24 отсекающие транзисторы,первый 25, второй 26, третий 27, четвертый 28 и пятый 29 коммутирующие транзисторы. Причем разряды запоминающих регистров пересчета 12 и предустановки
13, элемент ИЛИ 14, элемент И 18, второй 15, третий 16 и четвертый 17 инверторы 15, включены между шиной 2 питания и общей шиной 3. Выход элемента И 18 соединен с входом первого инвертора 1 и истоком первого управляющего транзистора 5. Первый вход элемента
И 18 подключен к истокам проходного 4 и третьего 7 управляющего транзисторов
Вход второго инвертора 15 через первый коммутирующий транзистор 25 подключен к шине 30 управления счетом, а его выход— к первому входу элемента ИЛИ 14 и затвору инвертирующего транзистора второго
1О
55 двухтактного усилителя 19. Второй вход элемента ИЛИ 14 через второй коммутирующий транзистор 26 подключен к шине 31 начальной. установки, выход элемента
ИЛИ 14 через первый отсекающий транзистор 23 подключен к затвору повторяющего транзистора второго двухтактного усилителя 19 и первой обкладке второго накопительного конденсатора 21. Выход второго двухтактного усилителя 19 подключен к второй обкладке второго накопительного конденсатора 21, стоку повторяющего транзистора первого двухтактного усилителя 9 и затвору третьего управляющего транзистора ?. Сток повторяющего транзистора второго двухтактного усилителя 19 подключен к шине 32 счетных импульсов. Входы разрядов запоминающего регистра 12 пересчета и запоминающего регистра 13 предустановки через третий 27 и четвертый 28 коммутирующие транзисторы подключены к шине управления пересчетом и предустановки 33, а их выходы — соответственно к второму входу элемента И 18 и стоку транзистора 34 предустановки. Вход третьего инвертора 6 через пятый коммутирующий транзистор 29 подключен к шине 31 начальной установки, à его выход— к входу четвертого инвертора 17 и инвертирующему входу третьего двухтактного усилителя 20. Выход четвертого инвертора 17 через второй отсекающий транзистор 24 подключен к повторяющему входу третьего двухтактного усилителя 20 и первой обкладке третьего накопительного конденсатора 22, вторая обкладка которого подключена к выходу третьего двухтактного усилителя 20 и затвору транзистора 34 предустановки. Ис" ток транзистора 34 предустановки подключен к первому входу элемента И 18. Затворы первого 25, второго 26 и пятого 29 коммутирующих транзисторов подключены к шине 11 тактовых сигналов, а затворы отсекающих транзисторов 23 и 24 — к шине 2 питания. Сток повторяющего транзистора третьего двухтактного усилителя 20 подключен к шине 32 счетных импульсов. Затвор третьего коммутирующего транзистора 27 подключен к шине 35 записи режима счета, а затвор четвертого коммутирующего транзистора 28 — к шине 36 записи предустановки.
На фиг. 2 приведены временные диаграммы в основных узлах (см. 11, 30 — 33, 35 — 45) устройства при его работе во всех функциональных режимах. Во время t,— t6 показана работа устройства при предустановке устройства в «О» и «1». Во время о — tg H t22 — 126 — режим запрета счета, 19 t22 режим разрешения счета. Во время
t2 — tl6 — пересчет 2:1, а во время ti6 — пересчет 1:1.
Рассмотрим работу функциональных узлов устройства в режиме предустановки счетного триггера в «О» (время !6 — tq !
1319255 и в «1» (время t4 — 4). В рассматриваемое время устройство переводится в режим запрета счета с целью большей наглядности работы (хотя предустановки могут происходить и в режиме счета). Предустановка не осуществляется в режиме счета 1:1. Для осуществления предустановки на устройство поступают следующие сигналы. На шину ЗЗ поступает низкий уровень напряжения, чтобы обеспечить перевод устройства в режим пересчета 2:1. С приходом импульса на шину 35 записи режима счета (время ti — !2) на входе элемента И 18 устанавливается высокий потенциал, вследствие чего счетный триггер переходит в режим счета 2:1. На шину 30 поступает низкий уровень напряжения, и с приходом тактового импульса (время to — t ) на входе элемента ИЛИ 14 устанавливается высокий потенциал, а на входе усилителя 19 — низкий, вследствие чего не проходят счетные импульсы с шины 32 счетных импульсов на выход усилителя 19, на затвор транзистора 7 и на сток повторяющего транзистора усилителя 9. В результате счетный триггер устанавливается в какое-то одно состояние «О» или «1». Допустим, что он устанавливается в состояние «О» и на выходе элемента И 18 устанавливается высокий уровень, на выходе инвертора 1 и на входе элемента И 18 через транзистор 4 устанавливается низкий уровень. На шину 33 подается низкий потенциал для обеспечения предустановки счетного триггера в «О». По импульсу записи предустановки, поступающему на шину 36 (время 1; — t ), низкий потенциал с шины 33 перезаписывается и запоминается на входе разряда регистра 13.
На его выходе устанавливается высокий потенциал. Для осуществления предустановки необходимо подать на шину 31 предустановки импульс (время ti — 4). Во время действия тактового импульса (4 †(») сигнал с шины 31 перезаписывается на вход инвертора !6, вследствие чего на повторяющем входе усилителя 20 устанавливается в это время высокий уровень сигнала, а на его инверсном входе — низкий.
На выходе его (так как на шине счетных импульсов низкий уровень) устанавливается также низкий уровень. С приходом на шину 32 импульса он передается через открытый повторяющий транЗистор на выход усилителя 20 и на затвор транзистора. Повышение потенциала на выходе через накопительный конденсатор 22 передается на вход усилителя 20, и на последнем устанавливается потенциал выше уровня напряжения шины питания. Для исключения разряда конденсатора 22 на шину питания служит транзистор 24, который в это время закрывается по истоку. Благодаря тому, что на входе усилителя 20 потенциал во время формирования импульса на его выходе превышает потенциал шины питания, на указанном выходе амплитуда импульса равна амплитуде импульса на счетной шине.
С приходом импульса на затвор транзистора 34 высокий уровень передается на первый вход элемента И 18, вследствие чего на его выходе устанавливается низкий уровень, а на выходе инвертора 1 высокий. Во время установки потенциала транзисторы 4 и 7 закрыты низкими уровнями на их затворах (время t, — t4), что обеспечивает высокую надежность и скорость предустановки из-за высокоимпедансного состояния входа элемента И 18.
15 Транзистор 7 закрывается низким потенциалом на выходе усилителя 19. В режиме счета блокируется прохождение счетного импульса по второму входу элемента ИЛИ 14 во время действия импульса предустановки на шине 31. Аналогичным образом происходит предi становка в «1» (время i4 — tq) . Отличительным является только то, что на вход элемента И 18 перезаписывается низкий уровень с выхода регистра 13. Во время t i — tq на шине 30
25 низкий уровень напряжения блокирует прохождение счетных импульсов на выход усилителя 19, вследствие чего на шине 10 устанавливается низкий уровень, т.е. отсутствуют импульсы переноса.
Во время t„— t на шине 30 присутству
30 ет высокии потенциал — это режим счета.
Причем во время tip — ti режим счета 2:1, т. е. на шине 10 формируется каждый второй счетный импульс. С приходом на шину 30 высокого уровня во время действия тактового импульса (tin — t ai) этот уровень передается на вход инвертора 15, вследствие чего на инвертирующем входе усилителя 19 устанавливается высокий уровень, а на повторяющем входе усилителя 19 — низкий, что обеспечивает разре40 шение прохождения счетных импульсов на выход усилителя 19. Конденсатор 21 и транзистор 7 обеспечивают во время формирования импульсов на выходе усилителя 19 повышение потенциала на повторяющем входе усилителя 19, превышающего уровень на45 пряжения шины питания. Вследствие этого амплитуда импульсов на выходе усилителя 19 равна амплитуде счетных импульсов. Импульсы на его выходе формируют до тех пор, пока на повторяющем входе высокий потенциал.
Работа устройства в режиме счета 2:1 (tip — 4 ) происходит следующим образом.
Так как на выходе элемента И 18 присутствует высокий уровень, а на выходе
55 инвертора 1 — низкий, то во время действия тактового импульса (!ц — t9) на входах усилителя 9 устанавливаются соответственно высокий и низкий уровни. С приходом па выход усилителя 19 счетного и мпул ьса
1319255
Форму.га изобретения (t — !11) он передается через открытый повторяющий транзистор усилителя 9 на шину 10 и через транзистор 7 на вход элемента Й 18. Высоким потенциалом на его входе устанавливается на выходе элемента 18 низкий уровень, а на выходе инвертора 1 — высокий. На шине 10 формируется амплитуда импульса, равная амплитуде счетных импульсов на шине 32 благодаря конденсатору 8. По окончании счетного импульса на выходе усилителя 19 транзистор 7 закрывается, но высокий уровень запоминается на входной емкости входа элемента И 18. С приходом тактоВого импульса высокий уровень на этом входе поддерживается транзистором 4, который на время действия тактовых импульсов осуществляют подключение выхода инвертора 1
„а 1гервый вход элемента И 18. Во Bpcìÿ действ14я тактового импульса (t1 -t!3) на входах усилителя 9 устанавливаются через
1раизисторы ", к 6 соответственно низкий и высокий уровни. С приходом следуюгцего счетного импульса (i! l — l!4) на выход усилителя 19 он не проходит через закрытый повторяющий транзистор усилителя 9 иа
:нину О, и на последнем остается низкий уровень. Через транзистор 7 на первом входе элемента И 18 устанавливается низкий потенциал, следовательно, на выходах элемента И 18 и инвертора 1 устаиавливаготся соответственно высокий и низкий iгровни. По тактовому импульсу (t!4 — -t!3) через транзисторы 5 и 6 на в--одах усилителя 9 устанавливаются соответствеHно высокий и низкий уровни. С приходом очередного счетного импульса (1,-,--— - 1и;) на шине 10 формируется импульс, а на первом входе элемента И 18 устанавливается высокий уровень, т. е, повторяется состояние (1 1 — t,2). Таким образом, в данном режиме на шину 10 проходит каждый второй счетный импульс, т. с. Происходит пересчет 2:1.
Во время t!B — t —, импульсом записи режима счета на шине 35, на выходе разряда заиомннагощего регистра 12 устанавливается низкий потенциал B соответствии с потенциалом на шине 33. Вследствие этого»а выходах элемента И 18 и инвертора 1 устанавливаются и поддерживаются соответственно высокий и низкий уровни (время t« — t«) . По тактовому импульсу (время t„— t „) высокий уровень с выхода элемента И 18 через транзистор 5 передается на повторяющий вход усилителя 9, а низкий уровень с выхода инвертора 1 через транзистор 6 передается на инвертируюший вход усилителя 9. С приходом на выход усилителя 19 следующего счетного импульса (время tl-,— t!B) на шине 10 формируется импульс. Так как во время действия последующих тактовых импульсов уровни на входах усилителя 9 остаются
/О
55 соответственно высоким и низким, то на шине 10 формируготся импульсы с приходом на выход усилителя 19 каждого счетного импульса, т. е. происходит пересчет
l 1. С приходом на шину 30 низкого уровня (12! — t26) по тактовому импульсу (t22 t23) на входе элемента ИЛИ 14 устанавливается высокий уровень и блокирует прохождение счетных импульсов на выход усилителя 19, т. е. переводит устройство в режим запрета счета. Таким образом, квазистатическое счетное устройство на МДПтранзисторах обеспечивает управление счетом (запрет счета и разрешение счета), два режима счета (пересчет 2:1 и пересчет 1:1), начальную установку счетного триггера в «О» и в «1».
1(вазистатическое счетное устройство на .121,.".,Г(--граиз11сторах, содержащее первый ингсртор. Икл1о :енный между шиной питаHHH и Обгце!1 шиной, проходной транЗисТОР, ТРИ VII PBBSËßÊ)П„ .ИХ ТРВН3НСТОРВ, ПЕРBhIH накопительный конденсатор и первый
3B)/хтактный уcH,. I HTBv)b, состоягций Н3 llocJ1Bдовательно соединенных повторяющего и HHвертирующгго транзисторов, причем исток кнвертирующего транзистора двухтактногo усилителя подключен к общей шине, выход первого инвертора через второй управляю1ци5 т()анзистор подкл-.очен к ннвертирующему входу первого двчхтактного хснлителя, выход первого двухтактного усилителя подключен к первой обкладке первого накопительного конденсатора, к стоку третье, о управляющего TpaHBHстора и к шине импульса переноса, затвор повторгпощего тра I3Hcòopà первого двухтактного усилителя подключен к второй оокладке первого накопительного конденсатора и к стоку первого управ.гяюгцсl 0 транзистора, сток проходного транзистора подключен и вы".oäó первого инвертора, затворы проходно-о г:ервого и второго управляющих транзисторов подключены к шкне тактовых скгчалов. отличаюи,ееея тем, что, с целью расширения функциональных возможностей ) стройства, B Hei 0 доиолHèTåëBHo введены разряд Запоминающсго регистра пересчета, разряд запоминающего регистра предустановки, элемент ИЛИ, второй, третий и четвертый инверторы, элемент И, второй и третий накопительные конденсаторы. второй и третий двухTBKTHhlp усилители, первый и второй отсекающие транзксторь|, транзистор предустановки, первый, второй, третий, четвертый и пятый коммутирующие транзисторы, разряд запоминающего регистра предустановки, разряд запоминающего регистра пересчета, элемент ИЛИ, элемент И, второй, третий и четвертый инверторы включены между шиной питания и общей шиной, выход элемента И соединен с входом первого
1319255
ti tztggtsZztzgtst t 4zts t рт г с 1г чг 66 гж 1 11 ! !! !11 ! г 35" 1 1(1)! ))(!)!(!! ! 3В!! !! |! !
32 1 1 )1 )! 1 1 1 1 )1 и 39 — 1- + + i — г г t u„ и 111 11! ! !1! !1! ! ! 1 1 1 !1 11 42 )11,1)!!! 43 и и 45 фиг. 2 Составитель А. Кабанов Редактор О. Бугир Техред И Верес Корректор М. Демчик Заказ 2530 55 Тираж 90! Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открьл ий 113035, Москва, Ж вЂ” 35, Раушская наб.. д. 415 Производственно-полиграфическое предприятие, г. Ужгород. ул. Проектная, инвертора и с истоком первого управляющего транзистора, первый вход элемента И подключен к истокам проходного и третьего управляющего транзисторов, вход второго инвертора через первый коммутирующий транзистор подключен к шине управления счетом, а его выход подключен к первому входу элемента ИЛИ и к инвертирующему входу второго двухтактного усилителя, второй вход элемента ИЛИ через второй коммутирующий транзистор подключен к шине начальной установки, выход элемента ИЛИ через первый отсекающий транзистор подключен к повторяющему входу второго двухтактного усилителя и к первой обкладке второго накопительного конденсатора, выход второго двухтактного усилителя подключен к второй обкладке второго накопительного конденсатора, к стоку повторяющего транзистора первого двухтактного усилителя и к затвору третьего управляющего транзистора, сток повторяющего транзистора второго двухтактного усилителя подключен к шине счетных импульсов, входы разрядов запоминающего регистра пересчета и запоминающего регистра переустановки через третий и четвертый коммутирующие транзисторы подключены к шине управления пересчетом и предустановки, а их выходы соответственно к второму входу элемента И и h стоку транзистора предустановки, вход третьего инвертора через пятый коммутирующий транзистор подключен к шине начальной установки, а его выход к входу четвертого инвертора и к инвертируюн!ек!у входу третьего двухтактного усилителя, выход четвертого инвертора через второй отсекающий транзистор подключен к повторяющему входу третьего двухтактного усилителя и к первой обкладке третьего накопительного конденсатора, вторая обкладка третьего накопительного конденсатора под15 ключена к выходу третьего двухтактного усилителя и к затвору транзистора предустановки, исток которого подключен к первому входу элемента И, затворы перво!0. второго и пятого коммутирующих транзисторов подключены к шине тактовых сиги-1лов, сток повторяющего транзистора третьего двухтактного усилителя подключен к шине счетных импульсов, затвор третьего коммутирующего транзистора подключен к шине записи режима счета, а затвор четвертого коммутирующего транзистора по1ключен к шине записи предустановки.
