Аналого-цифровой преобразователь

 

Изобретение может быть использовано в линейных и нелинейных преобразователях напряжения в двоичный позиционный код с наносекундными временами преобразования. Цель изобретения - расширение функциональных возможностей путем одновременного измерения амплитуды и фазы радиосигнала и повышение надежности. Для этого в аналого-цифровой преобразователь, содержащий первый блок 11 фазового уравновешивания , блок 5 управления и блок 4 цифровой задержки, введены блок 9 инверторов , блок 7 приведения фазы сигнала в первый квадрант, два фиксированных фазовращателя 8 и 10, второй блок 3 фазового уравновешивания, сумматор 12 и постоянное запоминающее устройство 13. Входное напряжение на входе I сравнивается в блоке 7 с опорным напряжением, определяется номер квадранта, к которому относится разность фаз измеряемого и опорного сигналов , и находятся значения первых двух старших разрядов цифрового кода результата. Затем фазовращатель 8 придает фазе приращение 45 , а блок 3 осуществляет ее измерение, последовательно находя алгебраическую сумму опорных сдвигов фазы, равных 45 /2. Изменение зоны неопределенности, оставшейся после блока 3, осуществляет блок 11. Выходы блоков 7, 3, II через блок цифровой задержки 4 подаются на двоичный сумматор 12, выходы которого являются результирующим кодом фазы , а выход 14 постоянного запоминающего устройства 13, осуществляющего преобразование типа sinx, дает значение относительного уровня сигнала. .3 3.п. ф-лы, 6 ил. § (Л 00 ND ЬО vl

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)4 Н 03 М 1/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOIVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21 ) 38591 52/24-24 (22) 25.02.85 (46) 07.07.87. Бюп, N -25 (71) Восточно-Сибирский технологический институт (72) А.В.Пуртов и Н.Ф.Мухопад (53) 621.325 (088.8) (56) Авторское свидетельство СССР

У 571.896, кл. Н 03 М 1/64, 1977.

Автометрия ° 1978, Ф 4, с. 43-50. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение может быть использовано в линейных и нелинейных преобразователях напряжения в двоичный позиционный код с наносекундными временами преобразования. Цель изобретения расширение функциональных возможностей путем одновременного измерения амплитуды и фазы радиосигнала и повышение надежности. Для этого в аналого-цифровой преобразователь, содержащий первый блок 11 фазового уравновешивания, блок 5 управления и блок 4 цифровой задержки, введены блок 9 инверторов, блок 7 приведения фазы сигнала в первый квадрант, два фиксиро„„SU„„1 224 7 А1 ванных фазовращателя 8 и 10, второй блок 3 фазового уравновешивания, сумматор 12 и постоянное запоминающее устройство 13. Входное напряжение на входе 1 сравнивается в блоке 7 с опор ным напряжением, определяется номер квадранта, к которому относится разность фаэ измеряемого и опорного сигналов, и находятся значения первых двух старших разрядов цифрового кода результата. Затем фаэовращатель 8 о придает фазе приращение 45, а блок 3 осуществляет ее измерение, последовательно находя алгебраическую суммуо опорных сдвигов фазы, равных 45 /2.

Изменение эоны неопределенности, оставшейся после блока 3, осуществляет блок ll. Выходы блоков 7, 3, 11 через блок цифровой задержки 4 подаются на двоичный сумматор 12, выходы которого являются реэультируюпдм кодом фазы, а выход 14 постоянного запоминающего устройства 13, осуществляющего преобразование типа sinx, дает значение относительного уровня сигнала.

3 з.п. ф-лы, 6 ил.

1322477

Изобретение отIlосцтся к измеритель-. ной и вычислительной технике и может быть использовано в линейных и нелинейных преобразователях напряжения в двоичный позиционный код с наносекундными временами преобразования, а так же для цифровогo представления видеосигналов радио или промежуточной частоты без преобразования в ана логовый сигнал. 10

Цель изобретения — расширение функциональных возможностей аналого †цифрового преобразователя (АЦП) и повышение его надежности при измерении параметров радиочастстных сигналов. l5

На фиг. l представлена функциональная схема предпагаеисго АЦП", на фиг,2 — функциональная схема блока приведения фазы; на фиг,3 — - функциональная схема блока фазового уравно- 20 вешивания", на фиг., — пример реализации фазового компаратора;на фиг,5 диаграмма и таблица, характеризующие процесс компен"..àöèè фазы сигнала ; на фиг,6 — диаграмма и таблица измерения 25 граничного значения фазы ср,„

На диаграммах и в таблицах (фиг.5 и 6) обозначены измеряемое значение

1> фаэы л ГР аНИЧНОЕ ЗиалIЕНИЕ Q ф11ЗЫ р

1 К опорная величина с1 фазовых сдвигов 30 сигналов в 1 разряде„приращение 6c), фазового сдвига сигнала в соответствующем разряде, результиру1ащее значение Q фазы сигнала, логические пере--! менные х„, у„, и х,, у первого и второго фазовых коипараторов блока приведения фазы к первому квадранту„ выходные значения Ь, и b кода логического блока, соответствуюшие 180 и 90 40

АЦП дер т входную ш 1-у l, ну 2 опорного напряжения, второй блок 3 фазового уравновешивания, блок 4 цифровой задержки, блок 5 уп-. равления, вторую выходную шину 6, блок 7 приведения фазы сигнала в первый квадрант, первый фиксированный фазовращатель 8, 6пок 9 инверторов, второй фиксированный фазовращатель 10, первый блок 11 фазового уравновешива-50 ния, сумматор 12, постоянное запоминающее устройство l3, первую выходную шину 14, фазовый комг1аратор 15, Блок 7 приведения фазы в первый квадрант (фиг.2) содержит две пары делителей напряжения 16, 17 и 18, 19, фазовые компараторы 20 и 21, инвертор 22, элемент 23 задержки, первый 24 и второй 25 фазовращатели, дешифратор 26, Первый 11 и второй 3 блоки фазового уравновешивания состоят из И-3 и Ы-4 последовательно соединенных. блоков 27 сравнения, каждый из которых выполнен на двух делителях 28 и 29 напряжения, фазовом компараторе 30, фазовращателе 31, элементе 32 задержки.

Фазовый компаратор выполнен на

СВЧ-мосте 33 и двух пороговых детекторах 34 и 35.

Блок 7 >редназначен для приведения сдвига фазы опорного и измеряемого сигналов в первый квадрант, 1

Два ФК, входящие в блок 7, образуют квадратурную схему по определению квадранта сдвига фаз измеряемого и опорного сигналов. Дешифратор 26 по сигналам XI х 2> g л у2 двух фазовь!Х компараторов 20 и 21 блока 7 формирует сигналы Ь, и Ь, управляющие фазовращателями 24 и 25, осуществляющими о сдвиг фазы на 180 и 90 соответственно.

Фиксированные фазовращатели 8 и 10 дают приращение. фазы опорного сигнала 45 (фиг„5) для фазового уравновешивания.

Разрядный сумматор 12 предназначен для суммирования двух чисел а и Ь, при этом число Ь подключено к старшии

N-1 разрядам, а чис ло а — к по следнии

N-3 разрядаи, в это время к остальным разрядаи подключен логический 0 .

Аналого-цифровой преобразователь работает следующим образом, Мощности преобразуемого и опорного сигналов, представляющие радиочастотные {СВЧ) сигналы в блоках 7, 3 и 11 с помощью делителей напряжения равно мерно распределяются между компараторами.

Когда на первый и второй выходы любого из фазовых компараторов поступают сигналы П„„— à sin t и U„=

=B(t) sin(rzt-q(t)J, на выходах моста 33,, входящего в состав кампаратора, появляются колебания с аиплитудами Ал и

А,1 соответственно.

А г

Члл где К = В/А.

Режим пороговых детекторов 34 и 35 выбирается так, что при отсутствии измеряемого сигнала, когд- К = 0 и А =

3 13224

= A„ = Л, = А/2, напряжение на выходах компараторов пороговые, т.е. такие, при которых происходит переключение компараторов. При К = 0 в зависимости от сдвига фазы А и А отли.5 чаются от А в ту или другую сторону, что и определяет переключение порогового детектора в то или другое состояние, определяя "I или "0" значения переменных х или у. При этом оба по- 10 роговых детектора могут быть в различных состояниях, При определенной фазе ц>„ между 1!а, и П возникает ситуация, когда оба пороговых детектора переключаются в "1" (т,е, А ъ А v

U Аа ) А ). Такое состояние, когда х у = 1, i = 1,2, далее называется неопределенным, область значений с „ зоной неопределенности, величина которой определяется граничным значени-20 ем фазы с

К

sin „ 2 2

В предлагаемом АЦП первые N компа-25 раторов, из которых два находятся в блоке 7 и (N-3) в блоке 3, вырабаты— вающие двоичное число Ь, определяют угол между с „ и ц„:

Чх чг. °

30 (N-3) компараторов блока 1, вырабатывающие двоичное число а, опреде— ляют величину зоны неопределенности, равной 2,. Блок 7 содержит два фазовых компаратора, причем опорное напряжение на одном из них отличается а по фазе на 90, что позволяет определить квадрант сдвига фаз с „, Используя перемещение х,у< х2у2 от двух Фк 40 блока 7, дешифратор 26 вырабатывает сигналы Ь и Ъ2, которые являются двумя старшими значениями кода двоичного числа b и управляют двумя фазовращателями 24 и 25 (180 и 90 соот— ветственно). При этом фазовый угол опорного сигнала помещается в первый квадрант (по отношению к фазовому углу измеряемого сигнала), Фиксированный фазовращатель 8 при- 0 дает фазе опорного сигнала приращение 45, а блок 3 манипулирует фазой опорного сигнала около значения Ч2 так, что приближает ее к значению ц кЖс можно ближе. Если после третьего шага уравновешивания (после блока 8) (я, фаза опорного сигнала должна

2 э

d быть уменьшена на 22,5 (ьЧ = Ч2/2 = — 22,5 ), в противном случае ей дает77 ся приращение 22 5 (zq а М, 2 а

= -22,5 ) . При этом в компараторах блока 3 используется вывод у, а управляемый фазовращатель (i = 3 по номеру компаратора и управляемого фазовращателя) имеет значение дифферен- " гd циального фазового сдвига 45

При у, = О, т,е. при отсутствии управляющего сигнала, электрическая длина линии опорного сигнала от выхода фазовращателя 8 до выхода cg, на а

22,5 больше, чем, соответствующая длина линии измеряемого сигнала. При у = 1 электрическая длина линии1 О опорного сигнала сокращается на 45 о

1 в то время, как Бар, = — 22,5

Значение соответствующего разряда числа Ь определяется соотношением

Ъ, =«у,.

Аналогично определяются значения

bà,...,b и и нахоцится н

4Ч„=q„-q, = 2 Ъ;.

1=1

Сдвиг фаз между опорным и измеряемым сигналом равен теперь с! (с точностью, определяемой последним разрядом блока 3) . После этого из фазы опорного сигнала с помощью фазоврашателя 10 вычитается N/4 и с помощью блока 11 происходит измерение зоны неопределенности, т.е. поиск угла(-(!,), где происходит выход компараторов из зоны неопределенности. В данном слу— чае используются выводы М; = а фазовых компараторов, которые управляют соответствующими фазовращателями блока 11. При этом первый фазовый компаратор в блоке 11, вырабатывающий значение а, имеет дифференциальный фазовый сдвиг 45 и управляет набегом фазы + 22,5, второй — + 11,25 и т.д.

В итоге величина зоны неопределенности определяется формулой

Н К

Ч2= 1/2 2.а; q; = а; су;„° сз

1 1

Искомое значение фазы измеряемого сигнала

H к

cg„=- Ь;ср +1/2, а;су;, (1)

1с1 !с а относительный уровень сигнала

К = 2 ° sin(а; р;„) ..

i=-Ü

Для определения кода искомой фазы Ц „ код числа Ъ поступает на старшие N-1 разрядов, N разрядного сумма132?477 тора, а код числа а наступает на младшие (N-3) разрядов, начиная с четвертого разряда (фиг.3),, Н разрядный код, снимаемый с выходов б является двоичным кодом искомой

l фазы С „ при малых. значениях ц„ сз>

При больших g значение g вычисленное в соответствии с алгоритмом пре- образования по формуле (,1}, превьппает 2п, однако при суммировании проис- 10 ходит переполнение сумматора 12, тем самым от вычисленного значения вычитается 2п, при этом в сумматоре 12 остается значение искомой фазы с>>„.

Работа предлагаемого АЦП по излагаемому алгоритму позволяет определять уровень измеряемсго сигнала К, ограниченного снизу чувствительностью компараторов, а сверху — числом -12

Ci что соответствует Ц, =- 45 . Максимально возможное значение К == 2, однако при увеличении К усложняется логика работы всего АЦП, поскольку при этом необходимо введение донолнительных управляем >х фазовращателей,, 25 с1>ормула изобретения

1. Аналого-цифровой преобразователь, содержащий первый блок фазового 30 уравновешивания, блок цифровой задержки, блок управления, первый выход которого соединен с перьяIM входом фазового уравновешивания, второй выход соединен с первым входом блока цифро-

35 вой задержки, вторые входы которого соЕдинены с соответствующими выходами первого блока фазового уравновешивания, отличающийся тем, что, с. целью расширения функциональ- 4О ных возможностей за счет обеспечения дополнительной функции измерения амплитуды сигнала и повьппения функциональной надежности, в него в>зедены блок приведения фазы, блок инверторов, два фиксирс>ванны>с фазовращателя,. второй блок фазового уравновешивания, фазовьп> компаратор, сумматор и постоянное запоминающее устройство, выходы которого являются первыми выходными шинами устройства, первые входы кото-рого объединены с соответствующими первыми входами сумматора и соединены с соответствующими первыми вьгходами блока цифровой задержки, а второй вход объединен с вторым входом сумматора и соединен с вторым выходом блока управления, первый выход которого соединен с первыми входами второго блока фазового уравновешивания и блока приведения фазы, второй и третий входы которого являн>тся соответственно входной шиной и шиной опорного напряжения, а первый и второй выходы соответс твенно через первый фиксированный фазовращатель непосредственно соединены с вторым и третьим входами второго блока фазового уравновешивания, первый и второй выходы которого соответственно через второй фиксированный фазовращатель непосредственно соединены с вторым и третьим входами первого блока фазового уравновешивания, первый и второй выходы которого ссединены с первым и вторым входами фазового компаратора соответственно, выход которого соединен с третьим входом блока цифровой задержки, четвертые и пятые входы которого соответственно через блок инверторов непосредственно соединены с соответствующими третьими выходами второго блока фазового уравновешивания и блока приведения фазы, второй и третий выходы блока цифровой задержки соединены с соответствующими третьими входами сумматора, выходы которого являются второй выходной шиной.

2. Преобразователь по п.1 о т л и ч а ю шийся тем, что блок приведения фазы выполнен на четырех делителях напряжения, двух последовательно соединенных фазовых компараторах, двух фазовращателях, инверторе, элементе задержки и дешифраторе, перI>bifI и второй выходы которого являются третьими выходами блока и соединены соответственно с управляющими входами первого и второго фазовращателей, выход второго фазовращателя является пер>зым выходом блока, а вход первого фазовращателя соединен с первым выходом первого делителя напряжения, второй выход которого через инвертор соединен с первым входом первого фазового компаратора, а вход соединен с первым выходом второго делителя напряжения, вход которого является вторым входом блока, а второй выход соединен с первым входом второго фазового компаратора, второй вход которого соединен с первым выходом третьего делителя напряжения, вход которого является третьим входом блока, а второй выход через четвертый делитель напряжения соединен с входом элемента задержки, выход которого является вторым выходом блока, второй выход четвертого

13224 делителя напряжения соединен с вторым входом первого фазового компаратора, первый и второй выходы которого и первый и второй выходы второго фазового компаратора соединены с соответствую- 5 шими входами дешифратора, а третьи входы фазовых компараторов объединены и являются первым входом блока.

3. Преобразователь по п.1, о т— л и ч а ю шийся тем, что первый 10 и второй блоки фазового уравновешивания выполнены íà (N-4) и (N-3) последовательно соединенных блоках сравнения соответственно каждый, где Я число разрядов выходного кода, первый 15 и второй входы первого блока сравнения являются соответственно вторым и третьим входами блока фазового уравновешивания, третьими выходами которого являются выходы блоков сравнения, 2g первый и второй выходы последнего блока сравнения являются соответственно первым и вторым выходами блока фазового уравновешивания, первым входом

77 8 которого являются третьи входы блоков сравнения.

4. Преобразователь по п.З, о тличающийся тем, чтоблок сравнения выполнен на двух делителях напряжения, фазовом компараторе,фазовращателе, элементе задержки, выходы последних двух являются соответственно первым и вторым выходами блока, вход элемента задержки соединен с первым выходом первого делителя напряжения, вход которого является вторым входом блока, а второй выход соединен с первым входом фазового компаратора, второй вход которого соединен с первым выходом второго делителя напряжения, третий вход является третьим входом блока, а выход является выходом блока и соединен с управляющим входом фаэовращателя, вход которого соединен с вторым выходом второго делителя напряжения, вход которого является первым входом блока.

1322477

Р2

1322477

Составитель И,Романова

Редактор И, Горная Техред А. Кравчук Корректор М.Демчик

Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 2878/55

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4