Устройство для решения систем линейных алгебраических уравнений

 

Изобретение; относится к вычислительной технике и может быть использовано при решении систем линейных алгебраических уравнений, содержащих положительно определенную эрмитову матрицу коэффициентов, на конечный интервал времени путем предварительного разложения исходной матрицы на треугольную и диагональную и затем решения двух простых систем управления. Цель изобретения - увеличение быстродействия устройства. Поставленная цель достигается тем, что устройство содержит первый регистр 1 сдвига, умножитель 2, накапливающий сумматор 3, вычитатель 4, три блока памяти, группу из m элементов И 6, где m - разрядность результата, делитель 7, три регистра адреса, блок 9 управления, два элемента И 10 и IQj , элемент ИЛИ lOj, второй регистр 11 сдвига и два мультиплексора 12 и 12,,. Повьшение быстродействия обеспечивается возможностью использования методов, связанных с близкими к матричным разложениями , решения систем линейных алгебраических уравнений. 1 з.п. ф-лы, 2 ил., 1 табл. (Л «Ы

CCWO3 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (59 4 С 06 F 15 32

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ !, К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (2 1) 4049985/24-24 (22) 07.04. 86 (46) 23.07.87. Бюл. !1 27 (72) С.Д. Вьппков,, В. Г. Денисов, И, Е, Петров, Л. В. Сабаев и С. А, Шептулин (53) 681,325(088.8) (56) Авторское свидетельство СССР

1! 824217, кл. G 06 F 15/324, 1981.

Авторское свидетельство СССР

Ф 813445, кл. G 06 F 15/324, 1981,. (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ

ЛИНЕЙНЫХ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ (57) Изобретение относится к вычислительной технике и может быть использовано при решении систем линейных алгебраических уравнений, содержащих положительно определенную эрмитову матрицу коэффициентов, на конечный интервал времени путем предварительного разложения исходной

Вид

ÄÄSUÄÄ 132550S А1 матрицы на треугольную и диагональную и затем решения двух простых систем управления. Цель изобретения— увеличение быстродействия устройства, Поставленная цель достигается тем, что устройство содержит первый регистр 1 сдвига, умножитель 2, накапливающий сумматор 3, вычитатель 4, три блока 5 -5- памяти, группу из ш элементов И 6, где m — разрядность результата, делитель 7, три регистра

8,-8> адреса, блок 9 управления, два элемента И 10, и 101, элемент ИЛИ

10, второй регистр 11 сдвига и. два мультиплексора 12 и 12, Повышение быстродействия обеспечивается возможностью использования методов, связанных с близкими к матричным разложениями, решения систем линейных алгебраических уравнений. 1 з,п. ф-лы, 2 ил,, 1 табл.

25508

На третьем этапе производится нахождение искомого вектора х путем решения системы уравнений

5Lx=Dy ° (4) А„= Ъ, На первом этапе следует производить разложение исходной матрицы коэффициентов А на две другие матрицы— треугольную матрицу L и диагональную матрицу D

А = ЬШ (2) (3) 1

13

Изобретение относится к вычислительной технике и может быть использовано для решения систем линейных алгебраических уравнений, содержаших положительно определенную эрмитову матрицу комплексных коэффициентов.

Цель изобретения — повышение быст-" родействия устройства.

На фиг. 1 представлена структурная схема устройства для решения систем линейных алгебраических уравнений; на фиг, 2 — схема блока управления.

Устройство содержит первый регистр 1 сдвига, умножитель 2, накапливающий сумматор 3,, вычитатель 4, первый, третий, второй блоки 5 -5> памяти, группу из ш элементов И б, делитель 7, первый, третий, второй регистры 8„ -8 адреса, блок 9 управления, первый 10,, второй 10 эле" менты И, элемент ИЛИ 10, второй регистр 11 сдвига, два мультиплексора

121 и 12, первый-пятый 13-17, десятый 18, одиннадцатый 19, тринадцатый 20, девятый 21, двенадцатый 22, шестой 23, восьмой 24, седьмой 25 выходы блока 9 управления, который содержит счетчик 26, четыре элемента

27 -27 задержки, узел 28 постоянной памяти с первого по девятый элементы И 29, -29,. элемент НЕ 30, с десятого по четырйадцатый элементы И 31„-31

Устройство предназначено для решения систем линейных алгебраических уравнений вида где х — искомый вектор;

Ь вЂ” известный вектор.

Решение задачи осуществляется в три этапа, На втором этапе осуществляется решение промежуточной системы уравнений где y DL х;

+ - знак эрмитовой сопряженности.

Регистр сдвига служит для хранеN +M ния — — комплексных коэффициентов

2 матрицы А коэффициентов и N комплексных элементов вектора в правой части системы уравнений. Умножитель 2 служит для вычислений произведений пар комплексных чисел, Накапливающий сумматор 3 предназначен для сложения поступающего на его вход произведения с ранее полученной суммой. Блок

5 памяти служит для хранения элементов вспомогательной матрицы С, вычисляемых на первом этапе, и элементов векторов у и: х, вычисляемых соответственно на втором и третьем этапах.

Емкость памяти блока 5 определяется числом элементов матрицы С и составN2 =N

25 ляет — "- комплексных чисел.

Блок 5 памяти служит для хранения элементов матрицы L вычисляемых на первом этапе и используемых на втором и третьем этапах. Емкость памятиблока

N 2Н . 5 со с т авляе т — -- комплек сных чи2 сел. Блок 5 памяти служит для хране" ния элементов матрицы D, вычисляемых на первом этапе и используемых на третьем этапе.

Емкость памяти блока 5 составляет

N действительных чисел, Делитель 7 служит для деления эле40 ментов матрицы С на первом этапе и элементов вектора у на третьем этапе на элементы матрицы D регистры 8 -8 адреса предназначены для передачи кодов адресов из блока 9 управления соответственно в блоки 5„ -5> памяти. Блок 9 управления осуществляет синхронизацию и управление работой всех блоков устройства, кроме блоков 2, 4 и 7.

Элементы И 10„, и 10, ИЛИ 10 осуществляют изменение знака минимальной части числа, считываемого из блока 5 памяти, при поступлении соответствующей команды из блока 9 уп55 равления

Регистр 11 сдвига служит для õðàнения Я комплексных элементов вычисляемого на втором этапе вектора у и выдачи этих элементов на обработку з 1325508

1 с11

11 а

1 (6) 1, 5 i — номер строки;

1, i j — номер столбца; где .1

+ °

d, =с;„=а„„- . с„«11«, «=1 у. =Ь. — 7 у 1.

«=1 (7) гдеi=!,N-, Я х.= - » х1 и . ««

1 «=141 (8) где i = 11, 1. на третьем этапе, Мультиплексор 12

1 предназначен для подачи на вход делителя 7 либо элементов матрицы С от вычитателя 4 на первом этапе, либо элементов вектора у от регистра 11 сдвига на третьем этапе. Мультиплексор 12 предназначен для подачи на вход вйчитателя 4 либо элементов матрицы А и элементов вектора b от регистра 1 сдвига соответственно на первом н втором этапах, либо результатов деления от делителя 7 на третьем этапе.

В блоке 9 управления счетчик 26 предназначен для определения числа тактовых импульсов синхронизации и формирования кодов адресов постоянного запоминающего устройства 28.

Элементы 27, -27 задержки обеспечивают формирование временной диаграммы работы устройства. Постоянное . запоминающее устройство 28 служит для хранения команд управления адресов памяти.

Решение системы линейных алгебраических уравнений с положительно определенной эрмитовой матрицей коэффициентов заключается в вычислении элементов вспомогательной матрицы С и матрицы L на первом этапе, элементов вектора у на втором этапе и элементов искомого вектора х на третьем этапе в соответствии с выражениями

1-1

+ (5) 1 « 3

Устройство работает следующим образом.

До начала вычислений в регистр 1 сдвига по информационному входу уст5 ройства записываются элементы матрн цы А и вектора b в следующей последовательности. Вначале записывается элемент первой. строки а,, затем элементы второй строки а,, а, затем элементы третьей стРоки а „, а, а и т.д.

После записи элементов последней

11-й строки матрицы A a ó а 17 в ° ° ° а„„ осуществляется запись элементов вектора Ь=Ь,,...,Ь . По окончании записи информации в регистр 1 сдвига на вход блока 9 управления начинают поступать тактовые импульсы, в соответствии с которыми блок 9 вырабатывает импульсные команды управления и коды адресов памяти.

Обработка информации в устройстве осуществляется в течение М тактов

2б синхронизации, при этом на реализацию первого этапа обработки затрачи+ вается N — — — так гов на реализацию

6 э второго и третьего этапов обработки—

N(N-1)

ЗО по — — -- +1 тактов, т,е. общее число тактов работы составляет М

N +5 Н(И-11

=N — — — + - — - +2.

6 2

Для управления процессом вычислений в устройстве используются восемь импульсных команд К„-К> и две потен- циальные команды К и К,, которые вырабатываются в блоке 9 управления соответственно на выходах 13-22, Формирование импульсных команд в каждом такте работы осуществляется в определенные фиксированные моменты времени

Команда К осуществляет сдвиг ин1 формации в регистре 1 сдвига и сброс накапливающего сумматора 3. Она формируется в момент времени t и используется на первом и втором этапах об 0- работки. Команда К является командой чтения блоков 5 и 5 памяти, формируется в момент времени t< и используется на всех этапах обработки. Команда К> является командой чтения блока 5> памяти. Она формируется в момент времени t3 на первом этапе обработки, формируется в момент времени tg на третьем этапе обработки, на втором этапе обработки команда К

5 13255 не формируется. Команда К4 является командой записи в блок 5> памяти, формируется в момент времени t и ис3 пользуется на первом этапе обработки, Команда К является командой записи в блок 5„ памяти, формируется в момент времени t и используется на всех этапах обработки, Команда К является командой записи в блок 5 памяти, Она формируется в момент времени t и используется на первом этапе обработки. Команда К1 осуществляет запись и сдвиг в прямом направлении информации в регистре 11 сдвига, формируется в момент време.ни t< и используется на втором этапе обработки. Команда К . осуществляет сдвиг в обратном награвлении и считывание информации в регистре 11 сдвига, формируется в момент времени и используется на третьем этапе.

Команда К> является потенциальной командой на выполнение операции изменения знака мнимой части, используется на первом и третьем этапах обра- 25 ботки, Команда К является потенциальной командой управления мультиплексора 12 „ и 12, используется на третьем этапе обработки.

Кроме формирования команд, блок 9 30 управления вырабатывает на своих выходах 23-25 адреса чтения и записи кодов с, 1, d, у, х, хранящихся в блоках 51-5 памяти.

Формирование адресов чтения инфор- мации блоков 5„ и 5 памяти, а такжс адресов чтения или записи информации блока 5 памяти осуществляется в мо1 мент времени t1, формирование адресов записи информации блоков 5„ и 5 памя ", 0 ти осуществляется в момент времени 3 4

При обработке информации на первом и втором этапах интервал времени t--tI используется для выполнения операций умножения, сложения и вычитания, интервал времени t -й используется дпя выполнения операции деления, на третьем этапе интервал времени 6 - 4 используется для выполнения всех опера- 5О ций — деления, умножения, сложения и вычитания.

Реализацию процесса обработки информации в устройстве поясняет таблица, где указаны номер такта обработки ш, считываемая из блоков памяти информации, записываемая в блоки памяти информации, номера используе-мых команд управления. Таблица приве08 6 дена для случая решения системы из четырех уравнений (N=4), при этом первому этапу обработки соответствуют значения m=1,,14, второму этапу

m=15,21, третьему этапу — m=22,28, В соответствии с таблицей в первом такте вычислений (при m=1) блок 9 управления вырабатывает команду К„, которая производит сдвиг информации в регистре 1 сдвига и сброс накапливающего сумматора 3. В результате этого на выходе регистра. 1 сдвига устанавтп1вается число а1, 11

Так как на первом и втором этапах команд К„< не формируется, то мультиплексор 12; обеспечивает на этих этапах постоянное подключение выхода регистра 1 сдвига к первому входу вычитателя 4, Поэтому на выходе вычитателя 4 также устанавливается число а,1, Одновременно происходит перепись кода адреса записи вычисляемого элемента d Hç блока 9 управления в адресный регистр 8>, затем по команде

К производится запись элемента d

=а,„в блок 5 памяти.

При в=2 по команде К„ на выходе регистра 1 сдвига и соответственно на выходе вычитателя 4 устанавливается число а,. Производится перепись кодов адресов записи вычисляемых элементов с „ и 1 „ соответственно в адресные регистры 8, и 8 1 и перепись кода адреса чтения ранее вычисленного элемента Й1 в адресный регистр 8>. По команде К производится чтение блока 5> памяти, В результате этого число d, поступает на второй вход делителя 7. На первый вход делителя 7 от вычитателя 4 через муль" типлексор 12„, который на первом этапе обеспечивает постоянное подключение вычитателя 4 и делителю 7, поступает число с =а . IIo команде К

11 11" производится запись числа с и чис 1 ла 111, .получающеrося на выходе делителя 7, соответственно в блоки 5, и

51 памяти.

При т-=3 по команде К, на выходе регистра 1 сдвига устанавливается число а и производится сброс на капливающего сумматора 3, Одновременно происходит перепись кодов адресов чтения считываемых элементов с и 1 „ т1 соответственно в адресные регистры

8, и 8 и перепись кода адреса записи вьгчисляемого элемента в адресный регистр 8 .

Полученное в умножителе 2 произведение проходит через сумматор 3 и вычитается из элемента 1 в вычитателе 4, Затем происходит перепись кода адреса записи вычисленного элемента

По команде К(производится чтение блоков 5„ и 5 памяти, в результате чего элементы с и 1 „ поступают на входы умножителя 2. ° При этом считываемый из блока 5 памяти эле—

2 мент 1 „поступает на вход умножите— ля 2 через элементы И 101 и 102

ИЛИ 10>, с помощью которых по команде К, формируемой постоянно на первом этапе обработки, производится изменение знака мнимой части элемента 1,, Полученное в умножителе 2 про-. изведение без изменения проходит через сумматор 3 и вычитается из элемента а в вычитателе 4. Результат вычислений (элемент d ) по команде К„ записывается в блок 5 памяти.

Аналогичным образом осуществляется процесс вычислений в остальных тактах первого этапа работы, При этом следует отметить, что в тех тактах, где команда К„ не формируется (при тп=?, 11, 13, 14), на выходе регистра 1 сохраняется предыдущее значение элемента а", а отсутствие !! У сброса сумматора 3 позволяет осуще— ствлять потактное накопление произве.т. дений с.,1. и вычисление с.. в со1к 11 ответствии с выражением (5), В первом такте второго этапа работы, т.е. при m=15, по комнаде К, на выходе вычитателя 4 устанавливается число Ь„ . Одновременно происходит перепись кода адреса записи вычисляемого элемента у„=Ь, в регистр 8. За геМ по команде К< производится запись элемента у в блок 5 памяти, а по

1 1. команде К вЂ” перезапись элемента у в регистр ll сдвига.

При тп=1б по команде К„ на выходе мультиплексора 12 устанавливается число Ь и производится сброс сумматора 3. Одновременно происходит запись кодов адресов чтения считываемых элементов g и 1т(соответствен

45 но в регистры 8, и 8, По команде К производится чтение блоков 5, и 5 памяти, в результате чего элементы у и 1 поступают на

1 « 50 входы умножителя 2, Так как во втором этапе команда К> не формируется, то элемент 1« проходит через блок

10 без изменения, 08 у в регистр 8, и по команде. K осуществляется запись элемента у в блок

5, памяти, а по команде К„ — перепись элемента у в регистр 1! сдвига. Аналогичным образом осуществляется процесс вычисления в остальных тактах второго этапа работы. При этом н тех тактах, где комнада К, не формируется (ттри ттт=-l8, 20, 21), на выходе регистра 1 сдвига сохраняется предыдущее значение элемента Ь;, а отсутствие сброса сумматора 3 позволяет осуществлять потактное накопление произведений у 1; и вычисление у. в соот1 ветствий с выражением (?). Кроме того в тех тактах, где команда К„ не формируется (тп=17, 19, 20), сдвиг информации в регистре 11 сдвига не производится, На третьем этапе работы командой

К„, мультиплексоры 12„ и 12 обеспечивают постоянное подключение выхода регистра 11 сдвига к первому входу делителя 7 и выхода делителя 7 к первому входу вычитателя 4. При этом при

m=22 командой К„ производится сброс накапливающего сумматора 4 (сброс регистра 1 сдвига не имеет значения).

Одновременно происходит перепись кода адреса чтения, вычисленного на первом этапе элемента d <, в регистрт5, По команде К> производится чтение блока 5> памяти, в результате чего число Й4 поступает на второй вход делителя 7. Одновременно происходит перепись кода адреса вычисляемого элемента х в регистр 8„, По команде

К> производится сдвиг информации в обратном направлении в регистре 11 сдвига, в результате чего число ут поступает на первый вход делителя 7.

Результат деления (число х ) происхо4 дит через мультиплексор 12 и устанавливается на выходе вычитателя 4.

По команде К> осуществляется запись числа х g в блок 5„ памяти, а также передача его на выход устройства через элемент И б, на вход которого на третьем этапе работы подается команда К«, разрешающая выдачу информации.

При m=23 командой К„ сбрасывается накапливающий сумматор 3, Одновременно происходит перепись кодов адресов чтения, вычисленного на предыдущем такте элемента х и вычислен4 ных на первом этапе элементов 1 и

Ф

Й,, соответственно в адресные регистры 8„-, 8>, 8, 5508 10

В соответствии с кодом т на выходе постоянного запоминающего устройства

28 устанавливается содержимое соответствующей ячейки памяти. С помощью элементов И 29„ -29, элемента HE 30 и элементов И 31„: -31 импульсами, поступающими от элементов 27 -27 эа1 держки, производится опрос соответ9 132

По команде К> производится чтение блоков 5„и 5 памяти, в результате чего элементы х и 1 поступают на входы умнажителя 2. При этом так же, как на первом этапе, в блоке

l0 комплексного сопряжения командой

К осуществляется изменение знака мйимой части числа 1, Затем происходит перепись кода адреса записи, вычисляемого элемента х, в регистр

8,.

По команде К производится чтение блока S> памяти, в результате чего число d поступает на второй вход де3 лителя 7. По команде К число у из

9 регистра 11 сдвига поступает на первый вход делителя 7, Результат деления проходит через мультиплексор

12 и поступает на первый вход вычи1 тателя 4. Результат вычитания (число х ) по команде К записывается в блок 5 памяти и выдается через элемент И 6 на вход устройства.

Аналогичным образом осуществляется процесс вычисления величин х и х„ и в остальных тактах третьего этапа работы, При этом в тех тактах, где команды К и К не формируются (при ш=25, 27, 28), на выходе блока 7 деления сохраняется предыду. щее значение отношения а отсут1 Ф ствие команды K т,е. исброса сумматора 3, позволяет осуществлять потак" тное накопление произведений х„1 „. и

1 вычисление х. в соответствии с выра1 жением (8).

Полностью процесс вычислений заканчивается в такте с номером m=M=28, Формирование управляющих сигналов в блоке 9 управления осуществляется при поступлении на его вход тактовых импульсов синхронизации. Эти импульсы подсчитываются счетчиком 26. Формируемый им код номера такта m посту,пает как адрес в постоянное запоминающее устройство 28, в ячейках которого хранятся коды команд управления и коды адресов всех блоков памяти для каждого такта работы.

55 ствующих разрядов постоянного запоминающего устройства 28. При этом элементы И 29 и 29 обеспечивают соответственно формирование команд

К„ и К, элементы И 29> и 29 и элемент НЕ 30 — формирование команды К элементы И 29,,-29> — формирование команд К -К, Выдача команд Кз и К„ осуществляется непосредственно с соответствующих разрядов постоянного запоминающего устройства 28.

Элементы И 31„-31 обеспечивают выдачу кодов адресов блоков памяти следующим образом: элементы И 31 и 31 производят соответственно перепись кодов адресов чтения и записи для блока 5 па1. мяти; элементы И 31 и 31 производят соответственно перепись кодов адресов чтения и записи для блока 5< памяти; элемент И 31 производит перепись кодов адресов чтения или записи для блока 5 памяти, Формула изобретения

1, Устройство для решения систем линейных алгебраических уравнений, содержащее блок управления, первый регистр сдвига, умножитель, накапливающий сумматор, вычитатель, с первого по третий блоки памяти, делитель, группу из ш элементов И, где m — - разрядность результата, с первого по третретий регистры адреса, информационный вход первого регистра сдвига подключен к информационному входу устройства, тактовый вход которого подключен к входу синхронизации блока управления, первый информационный вход умножителя подключен к выходу первого блока памяти, информационный выход умножителя подключен к информационному входу накапливающего сумматора, информационный выход которого подключен к первому информационному входу вычитателя, информационный выход вычитателя подключен к информационным входам первого и третьего блоков памяти и к первым входам m элементов И группы, выход третьего блока памяти подключен к первому информационному входу делителя, информационный выход которого подключен к информационному входу второго блока памяти, первый выход блока управления подключен к входу сдвига первого регистра сдви13255

ra и к синхровходу накапливающего сумматора, второй выход блока управления подключен к входам чтения первого и второго блоков памяти, третий и

5 четвертый выходы блока управления . подключены к входам соответственно чтения и записи третьего блока памяти, пятый выход блока управления подключен к входу записи первого блока памяти, шестой, седьмой и восьмой выходы блока управления подключены к информационным входам соответственно первого, третьего и второго регистров адреса, выходы первого, второго и третьего регистров адреса подключены к адресным входам соответственно первого, второго и третьего блоков памяти, выходы ш элементов И группы подключены к выходам устройства, о т— л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены второй регистр сдвига, первый и второй мультиплексоры, первый и второй элементы И, элемент ИЛИ, первый выход второго блока памяти;подключен1 к первым входам первого и второго элементов И, второи выход, второго блока памяти подключен к р у ф р ц у ду умно- 39 жителя, пятый выход блока управления подключен к вторым входам элементов

И группы, девятый вьжод блока управления подключен к второму (инверсному) вхОду перВОГО элемента И и к вто» рому входу второго элемента И, выход первого элемента И.и инверсный выход второго элемента И подключены соответственно к первому и второму входам элемента ИЛИ, выход которого под- 4О

l ключен к третьему информационному входу умножителя, информационный выход вычитателя подключен к информационному входу второго регистра сдвига и к первому информационному входу второго мультиплексора, выход второго регистра сдвига подключен к второму информационному входу первого мультиплексора, выход которого подключен к второму информационному вхо- 5О ду делителя, первый и второй информационные входы второго мультиплексора подключены соответственно к выходу делителя и к выходу первого регистра сдвига, выход второго мультиплексора подключен к второму информационному входу вычитателя, десятый и одиннадцатый вьжоды блока управления подключены соответственно к входу запи08 12 си второго блока памяти и к входу сдвига второго регистра сдвига,двенадцатый выход блока управления подключен к управляющим входам первого и второго мультиплексоров и к третьим входам m элементов И группы, тринадцатый выход блока управления подключен к входу установки второго регистра сдвига. !

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок управления содержит узел постоянной памяти, счетчик, элемент НЕ, четыре элемента задержки, с первого по четырнадцатый элементы И, вход синхронизации блока подключен к счетному входу счетчика и к входу первого элемента. задержки, информационный выход счетчика подключен к адресному входу узла постоянной памяти, первый и второй выходы узла постоянной памяти подключены к первым входам соответственно первого и второго элементов И, третий выход узла постоянной памяти подключен к первым входам третьего и четвертого элементов И, с четвертого по восьмой выходы узла постоянной памяти подключены к первым входам соответственно элементов И с пятого по девятый, входы с девятого по тринадцатый узла постоянной памяти подключенык первым входам элементов И соответственно с десятого по четырнадцатый, выход первого элемента задержки подключен к входу второго элемента за держки и к вторым входам первого, десятого, двенадцатого и четырнадцатого элементов И, выход второго элемента задержки подключен к входу третьего элемента задержки и к вторым входам второго и третьего элементов И, выход третьего элемента задержки подключен к входу четвертого элемента задержки и к вторым входам четвертого, пятого, одиннадцатого и .тринадцатого элементов И, выход четвертого элемента задержки подкттючен к вторым входам с шестого по девятый элемент

И, выходы первого и второго элементов И подключены соответственно к первому и второму выходам блока, выходы третьего и четвертого элементов

И объединены и подключены к третьему выходу блока, выходы с пятого по девятый элементов И подключены соответственно к четвертому, пятому, десятому, Одиннадцатому и тринадцатому

1З 1325508

14 выходам блока, четыренадцатый выход го элемента И, выходы десятого и узла постоянной памяти подключен к одиннадцатого элементов И объединедевятому выходу блока, пятнадцатый ны и подключены к шестому выходу бловыход узла постоянной памяти подклю- ка, выходы двенадцатого и тринадцаточен к двенадцатому выходу блока, к

5 го элементов И объединены и подключевторому входу третьего элемента И и ны к восьмому выходу блока, выход чек входу элемента НЕ» выход которого, тырнадцатого элемента И подключен к подключен к второму входу четверто- седьмому выходу блока.

Считываемые элементы из блоков.

Элементы, записываемые в блоки

Используемые команды управления

1 5„52 - з

5„51 5з 11

К1» КФ» К9 а

3 9 К9

1» 29 49 К9

1» 3» 5» 9

2 3 ° 99 9

9 1» 9

К, К, К9

19 29 3» 5»

2» 3

К19 К2» КВ

3» 9 9

2 К2

29

К9

1» 9» 7

2 99

К2» KS»

К19 К2

21

1„0

1э, 192

С 21

4 аз2 Сз1 азз з2 1з1

8 а4„

41 4»

С 42 141 а 41 С 41 111

1Î а С«

1з1

82 9

14, 11 "- С

2 4з 4ъ

12 а44 С41

13 - С

14 — С4з

15 Ь

141

149

У1

У„

16 Ь у

11

31

1з1

141

142

17 Ъ1 у, 18 — у

19 Ь у

2О

21 — у з

К2

У4 2» 9 7

У4

16

Продолжение таблицу

1325508

Используемые команды управления

Считываемые элементы из блоков лементы, записываемые в блоки

J 1ТГ

5 52 5З 11

1 5, 5 5 11

1 ° зв уе K8> Kg х

У 4

К49 К21 КЗэ Кув Кбэ Кю

23

Х 4 143 13

Х3 1 2 Й2

У2

25 х, 14 х2

Х2 121 Й

28 х4 14, х

1 нл

Фиа2

Составитель В, Смирнов

Техред И.попович Корректор Т, Колб

Редактор М. Бланар

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Заказ 3112/46 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

49 K2å Kg ° ев Кз

К, К, К

К Эв КВ Кз

К29 Кз

2 5 Э