Генератор случайных последовательностей

 

Изобретение относится к вычислительной технике и может быть использовано для генерирования на требуемом периоде случайных последовательностей с заданными частотными свойствами , определяемыми исходной матрицей частот. Целью изобретения является расширение функциональных воз можностей за счет формирования случайных последовательностей, отвечающих произвольной заданной в явном виде матрице частот. Генератор содержит генератор 1 тактовых импульсов датчик 2 случайных двоичных равномерно распределенных чисел, блок З задания диапазона случайных чисел, блок 4 выделения значащих разрядов числа, группу 5 элементов И, вычитате11Ь 6, группу 7 элементов И, вероятностный преобразователь 8, блок 9 задания функции распределения,статистичесг кий анализатор 10, элемент И ИЛИ, коммутаторы 12, 13, регистр 14 памяти , коммутатор 15, блок 16 задания статистических характеристик и связи 17-38 между блоками. Устройство nor. зволяет получать разные реализации случайной последовательности, отличающиеся друг от друга порядком следования элементов, но с одинаковыми частотными соотношениями, соответствующими заданной матрице Б. 1 з,П4 ф-лы, 2 ил.,1 табл. (Л с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 G 06 F 7/58

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3965065/24-24 (22) 14. 10. 85 (46) 30.07.87. Бюл. У 28 ,(71) Казанский государственный университет им. В.И.Ульянова-Ленина (72) Г.Г.Баранов и ВЛ.Захаров (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 943722, кл. G 06 F 7/58, 1982.

Авторское свидетельство СССР У 1180887, кл. G 06 F 7/58, 1985. (54) ГЕНЕРАТОР СЛУЧАЙНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано для генерирования на требуемом периоде случайных последовательностей с заданными частотными свойствами, определяемыми исходной матрицей частот. Целью изобретения является расширение функциональных возможностей за счет формирования случайных последовательностей, отвеча„„SU„„1327099 А1 ющих произвольной заданной в явном виде матрице частот, Генератор содержит генератор 1 тактовых импульсов датчик 2 случайных двоичных равномерно распределенных чисел, блок 3 задания диапазона случайных чисел, блок

4 выделения значащих разрядов числа, группу 5 элементов И, вычитатель 6, группу 7 элементов И, вероятностный преобразователь 8, блок 9 задания функции распределения, статистичес-. кий анализатор 10 элемент 11 ИЛИ, коммутаторы 12, 13, регистр 14 памяти, коммутатор 15, блок 16 задания статистических характеристик и связи

17-38 между блоками. Устройство по-., зволяет получать разные реализации случайной последовательности, отличающиеся друг от друга порядком следования элементов, но с одинаковыми частотными соотношениями, соответствующими заданной матрице В. 1 s.n. ф-лы, 2 ил,,l табл.

1327099

Продолжение таблицы

14

16

25 16

26 Адресный вход

Зо

16 вязь

З5

10

8 17 Вход тактовых импульсов 45

10

100

8 19 То же

10 27 Вход второго случайного числа

10 24 Запуск

Изобретение относится к вычислительной технике и может быть использовано для генерирования на требуемом периоде случайных последовательностей с заданными частотными свойствами, определяемыми исходной матрицей частот.

Ф

Целью изобретения является расширение функциональных возможностей

sa счет формйрования случайных последовательностей, отвечающих произволь-. ной заданной в явном виде матрице частот.

На фиг. 1 изображена блок-схема генератора; на фиг. 2(а,б) -схема статистического анализатора.

Предлагаемое устройство содержит генератор 1 тактовых импульсов, датчик 2 случайных двоичных равномерно распределенных чисел, блок 3 задания диапазона случайных чисел, блок

4 выделения значащих разрядов числа, группу 5 элементов И, вычитатель

6, группу 7 элементов И, вероятност- ный преобразователь 8, блок 9 зада" ния функции распределения, статистический анализатор 10, элемент ИЛИ 11, коммутаторы 12 и 13, регистр 14 памяти, коммутатор 15, блок 16 задания статистических характеристик и связи

17-38 между блоками, разъясненные в таблице.

16 23 Начало цикла

9 23 Установка нуля

3 23 То же

8 23 То же

9 17 То же

3 17 Вход тактовых импульсов

16 17 То же

16 36 Значения накопленных частот

3 19 Максимальное значение случайного числа

18 Вход случайных чисел

18 То же

20 Запуск

20 Конец цикла

22 Задание кода адреса мак"

I симального случайного числа

21 Запуск

30 Вход записи

30 Конец цикла

34 Значения матрицы частот

38 Адрес значений накопленных частот

Значения накопления частот

37 Режим вывода данных

27 Информационный вход

27 Результат преобразования

29 Запуск

29 Годен

31 Негоден

23 Установка нуля

17 Вход тактовых импульсов

20 Запись результата анализа максимального значения накопленной частоты

32 Максимальное значение накопленной частоты

33 Вход первого случайного числа з 132

Продолжение таблицы

35 Адресный вход

34 Значения матрицы частот

24 Конец преобразования

10

35 Адрес значений матрицы частот

Статистический анализатор (фиг .2а, б) содержит RS-триггер 39, элемент

И 40, элемент 41 "Запрет", элемент

42 задержки, регистр 43 памяти,элемент 44 ИЛИ, шифратор 45, счетчик 46, обладающий возможностью записи параллельного кода, блок 47 постоянной памяти, счетчик 48, дешифратор 49, элемент И 50, элемент ИЛИ-НЕ 51, RSтриггер 52, у которого S-входы объединены по И, источник 53 логического нуля, элемент И 54, элемент ИЛИ 55, элемент И 56, элемент 57 ЗАПРЕТ, элемент И 58, группу 59 элементов ИЛИ, регистр 60 памяти, регистр 61 сдвига, осуществляющий сдвиг в сторону младших разрядов, элемент ИЛИ-НЕ 62, коммутатор 63, счетчик 64, связи 65-68 между элементами блока, источник 69 логического нуля, коммутатор 70, элемент 71 задержки, блок 72 оперативной памяти, регистр 73 памяти, коммутатор 74, источник 75 логической единицы, вычитатель 76, элемент ИЛИ

77, элемент И 78, сумматор 79, дешифратор 80 и группу 81 элементов И.

Устройство работает следующим образом.

Структуру последовательности задают в виде неразложимой неотрицательной целочисленной п п-матрицы

В=(Ь; ), i,j=0,ï-l, где n — количество букв (чисел, состояний),из которых формируется последовательность;

Ъ;. — количество случаев, когда в последовательности за i-й буквой следует j-я буква.

Матрица должна обладать следующими свойствами: сумма элементов Ь„.1 в i-й строке должна быть равна общему количеству появлений i-й буквы в последовательности, а сумма всех элементов матрицы — длине последовательности N суммы элементов в строке и столбце с одинаковыми номерами должны совпадать.

7099

По данной матрице предварительно вычисляют матрицу Z=(z,.-), i j=0, п-l, элемент z которой равен сум5 ме элементов Ь„,,Ь.„,...,Ь . матрицы В. Каждая строка матрицы Z задает свою определенную функцию распределения случайных чисел.

Кроме того, вычисляют матрицу

А (а,. ), i,j=0, n-l, являющуюся рею шеткой матрицы В. При этом а; =1, если Ь .7 О, и а; =О, если Ь; =О.

11атриць1 В, Z и А, а также номер начальной строки матрицы Z вводят в устройство с помощью блока 16, причем матрица:Z поступает в вероятно-. стный преобразователь 8, матрицы А и  — в статистический анализатор

10, а номер начальной строки — в регО гистр 14

Работа устройства начинается с формирования числа с равномерным распределением. Формирование такого числа осуществляется с помощью блоков

2-5. Блок 3 по шине 22 запирает элементы И группы 7, в результате чего . на адресный вход вероятностного преобразователя 8 с коммутатора 13 поступает код i 00...0, где i — содержимое регистра 14. Этот код является " адресом числа z;<Ä,, которое с веро" ятностного преобразователя 8 поступает на вход блока 4 выделения значащих разрядов числа. Блок 4 присваивает всем двоичным разрядам числа z;(.,1,. которые младше самого старшего значащего разряда, значение единицы, оставляя старшие незначащие разряды нулевыми. Сформированное блоком 4 число используется для управления эле"

4О,ментами И группы 5, на другие входы которых поступает случайное число с датчика 2. В результате количество значащих разрядов в случайном числе на шине 18 не превышает количе45 ства значащих разрядов в числе к1(„„„1.

Блок 3 проверяет выполнение неравенства а к;1„,, отбирая при этом толь- ко те случайные числа, которые удовлетворяют этому неравенству. В слуБО чае выполнения неравенства блок 3 выдает на шину 20 сигнал, разрешающий работу вероятного преобразователя 8, который преобразует в число j в соответствии с распределе55 нием, записанным в -й строке матрицы Z, причем значение i задает содержимое регистра 14, После получения значения j считают, что случайньж образом выбран пе1327099

25 (Ki а

1 где а; а

5.:: реход устройства из состояния i в состояние j, Перед дальнейшим использованием значения j статистический анализатор 10 проверяет, является ли переход из i в j допустимым на данном шаге формирования последовательности. Переход из состояния i в состояние 1 считается недопустимым, если его реализация приводит к формированию такой последовательности,длина которой меньше N а матрица часто1 отличается от заданной.

Переход из i в j является допустимым, если он удовлетворяет хотя бы одному из следующих двух случаев.

1. Значение j получено при z, =1, т.е ° выбор значения j является единственно возможным.

2. За K шагов, где K=1,n-1, возможен переход из состояния ) в состояние i.

Первый случай проверяется с помощью элемента ИЛИ-НЕ 51, на вход которого с вычитателя 6 поступает значение z ° — 1 и RS-триггера 52,-Ес1(п- ) ли z †1 то по сигналу постуf(n-s)

Э пающему по шине 20, триггер 52 переходит в единичное состояние, Состояние триггера 52 опрашивается с помощью элемента И 54 выходным сигналом регистра 43 памяти, и если триггер

52 находится в единичном состоянии, то значение j признается пригодным для дальнейшего использования. В противном случае анализатор 10 переходит к проверке 2-ro случая.

Проверку 2-го случая можно интерпретировать как проверку неразложимости матрицы частот или как проверку связности орграфа, матрицей смежности которого служит матрица частот.

Известно, что если за К шагов возможен переход из состояния j в состоя-. ние i то (j i)-.é элемент матрицы В должен быть больше нуля. Следовательно, (,i)-й элемент матрицы А(1 являющейся решеткой матрицы ВК, должен быть равен единице. В соответствии с этим анализатор !0 проверяет 2-й случай путем вычисления (),i)-ro элемента матрицы А, для чего анализатор 10 предварительно вычисляет )-ю строку матрицы А ° Вычисление строки к осуществляется по формуле

V (as Л а(. "1 ), s=o К У в 1

9 — j-я строка матрицы А (к), - s-я строка матрицы А; а(— (),s)-й элемент матрицы (k-1)

А(к- )

Вычисления по этой формуле осуществляются с помощью группы 59 элементов ИЛИ, регистра 60 памяти и регистра 61 сдвига. При этом группа

59 элементов ИЛИ служит для реализации дизъюнкции в формуле (1), регистр 60 памяти — для хранения промежуточных результатов, а регистр

61 сдвига — для просмотра элементов (н)

j-й строки матрицы А . Если S-й элемент этой строки равен единице, то выходным сигналом регистра 43 памяти осуществляется считывание из блока 72 памяти s-й строки матрицы

А, значение которой поступает на входы элементов ИЛИ группы 59. Если же этот элемент равен нулю, считывание не осуществляется. Тем самым реализуется конъюнкция в формуле (1).

Изменение величины s осуществляется путем сдвига содержимого регистра 61 на один разряд и одновременного увеличения на единицу содержимого счет.чика 64, который служит для адреса-! ции блока 72 памяти. Элемент ИЛИ-НЕ

62 служит для анализа содержимого регистра 61 сдвига. Если содержимое этого регистра равно нулю, то это означает, что либо s=n-1, либо даль" нейшее увеличение з не изменяет код на выходах элементов ИЛИ группы 59, — (к) где формируется значение а:, т.е. )-я строка матрицы А уже сформирова(к) на. Состояние выхода элемента ИЛИ-НЕ

62 опрашивается с помощью элемента

И 58 выходным сигналом регистра 43 памяти, и если: на выходе элемента 62

HIIH -HE присутствует единица, то анализатор !О переходит к опросу значения

i-го элемента j-й строки матрицы А (к)

Для выделения этого элемента служит коммутатор 63,состояние выхода которого опрашивается с помощью элемента

И 56 выходным сигналом регистра 43 памяти. Если на выходе коммутатора

63 присутствует единица, то это означает, .что значение j удовлетворяет 2-му случаю и пригодно для дальнейшего использования. В противном случае анализатор 10 вновь осуществляет вычисления по формуле (1), но уже для нового значения К. Текущ е значение K формирует счетчик 48. Если К=п-1, что проверяется с помощью дешифратора 49, и при этом - -й элемент )-й строки матрицы A равен ну7 132709 лю, то это означает, что значение j непригодно для дальнейшего использования, В этом случае на шину 31 с одного из разрядных выходов регистра

43 поступает сигнал, по которому начинается формирование нового значеЭ

3 °

Если значение j пригодно для дальнейшего использования, то анализатор

10 изменяет матрицу В, а при необходимости — и матрицу А. Изменение матрицы В заключается в том, что ее элемент Ъ, уменьшают на единицу. Если

1) этот элемент становится нулевым, то нулевое значение присваивают и элементу а . матрицы. А. В противном слу1j чае матрицу А не изменяют. Изменение матрицы В осуществляют путем считывания из блока 72 памяти по сигналу, поступающему с регистра 43, значения

Ъ, уменьшения этого значения на

-t) единицу с помощью вычитателя 76 и записи уменьшенного значения в блок 72 памяти по тому же адресу, причем адрес Ъ;. задается значением j, поступающим по шине 27, и значением i+1 поступающим с выхода сумматора 79.Если новое значение Ъ, равно нулю, что

l проверяется с помощью элемента ИЛИ

77, то из блока 72 памяти по сигналу, поступающему с регистра 43, считывается i-я строка матрицы А. С помощью дешифратора 80 и группы 81 элементов И j-му элементу этой строки присваивают нулевое значение, после З5 чего скорректированную строку вновь записывают в блок 72 памяти по тому же адресу, причем запись осуществляется сигналом, поступающим с регистра 43.

Поспе изменения матриц В и А анализатор 10 формирует сигнал на шине

29, свидетельствующий об окончании работы блока и о пригодности значения j 45

Анализатор 10 работает по программе, которую предварительно записывают в блок 47 постоянной памяти. Адреса команд формируются с помощью элемента ИЛИ 44, шифратора 45 и счет- 5р чика 46, причем элемент ИЛИ 44 и шифратор 45 служат для реализации условных и безусловных переходов.

Изменение матрицы В влечет за собой изменение матрицы Z. При этом уменьшение на единицу элемента Ъ, вызывает уменьшение на единицу всех значений z1, у которых s больше или равно j. Изменение матрицы Z ocy-.—

9 8 ществляет блок 9. По сигналу, поступающему по шине 29, блок 9 придает величине s максимальное значение и формирует код младшей части адреса

zi, который по шине 28 через группу 7 элементов И поступает на вход коммутатора 13. С выхода регистра 14 памяти в коммутатор 13 поступает стар шая часть адреса z. равная i. В

iâ результате на выходе коммутатора 13 формируется адрес z „ . Вычитатель 6 уменьшает считанное значение z. на

i S единицу. Новое значение z. через

is коммутатор 12 поступает на информационный вход вероятностного преобразователя 8 и записывается в преобразователь 8 по тому же адресу, Этот процесс продолжается до тех пор, пока очередное значение s сформированное блоком 9, не станет меньше j что проверяется блоком 9. После этого изменение матрицы Z прекращается, а на шину 30 поступает сигнал, по которому значение j, присутствующее на шине 27, записывается в регистр 14 памяти, одновременно начинается формирование нового значения j. Записанное в регистр 14 памяти значение используют в качестве выходного случайного числа и как новый адрес очередной строки матрицы Z. На этом формирование одного случайного числа заканчивается и начинается формирование нового случайного числа. После . формирования N выходных чисел генератор прекращает работу.

Устройство позволяет получать разные реализации случайной последовательности, отличающиеся друг от друга порядком следования элементов, но с одинаковыми частотными соотношениями, соответствующими заданной матрице В, Формула изобретения

Генератор случайных последовательностей, содержащий генератор тактовых импульсов, датчик случаййых двоичных равномерно распределенных чи» сел, блок задания диапазона случайных чисел, блок выделения значащих разрядов числа, первую и вторую группы элементов И, вероятностный преобразователь, блок задания функции распределения, элемент ИЛИ, первый, второй и третий коммутаторы, регистр памяти и блок задания статистических характеристик, выход "Начало цикла"

327099 10 нен с выходом третьего коммутатора, первый информационный вход которого соединен с выходом Значения матрицы частот" блока задания статистических характеристик, выход "Адрес значений и

9 ) которого соединен с входом установки нуля блока задания функции распределения, входом установки нуля блока задания диапазона случайных чисел и входом установки нуля вероятностного преобразователя, вход тактовых импульсов которого соединен с выходом генератора тактовых импульсов, входом тактовых импульсов блока задания функции распределения, вхо— дом тактовых импульсов блока задания диапазона случайных чисел и входом тактовых импульсов блока задания статистических характеристик, выход

"Значения накопленных частот" кото-рого соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом вычитателя, вход вычитаемого которого соединен с выхо- дом источника логической единицы, а вход уменьшаемого вычитателя соединен с выходом "Значения накопленных частот" вероятностного преобразователя, входом Максимальное значение случайного числа" блока задания диапазона случайных чисел и входом блока выделения значащих разрядов числа, выход которого соединен с первыми входами элементов И первой группы, вторые входы которых соединены с выходом датчика случайных двоичных равномерно распределенных чисел, а выходы элементов И первой группы соединены с входом "Случайное число" блока задания диапазона слу- . чайных чисел и входом "Случайное чи- сло" вероятностного преобразователя, вход запуска которогс соединен с выходом "Конец цикла" блока задания диапазона случайных чисел, выход

"Задание кода адреса максимальногo случайного-. числа" и вход запуска которого соединены соответственно с первыми входами элементов И второй группы и выходом элемента ИЛИ, первый вход которого соединен с входом записи регистра памяти и выходом KotI нец цикла" блока задания функции распределения, выход которого соединен с вторыми входами элементов И второй группы, выходы которых соединены с входами соответствующих младших разрядов первого информационного входавторого коммутатора,:входы старших разрядов которого соединены с выходом генератора случайных последовательностей и выходом регистра памяти, информационный вход которого соединакопленных частот" которого соединен с вторым информационным входом второго коммутатора, выход которого соединен с адресным входом вероятно10 стного преобразователя, вход ЗначеИ ния накопленных частот" которого сое-. динен с выходом первого коммутатора, управляющий вход которого соединен с управляющим входом второго коммутато"

It ра выходом Режим вывода данных" блока задания статистических характеристик и управляющим входом третье

ro коммутатора, второй информационный вход которого соединен с информа ционным входом блока задания функции распределения и выходом Результат преобразования" вероятностного преобразователя, о т л и ч а ю щ и с я тем, что, с целью расширения

25 функциональных возможностей за счет формирования случайных последовательностей чисел, отвечающих произвольной заданной в явном виде матрице частот, он содержит статистический анализатор марковского процесса, выходы "Годен" и "Негоден" которого соединены соответственно с входом запуска блока задания функции распределения и вторым входом элемента ИЛИ, 3б вход установка нуля, вход тактовых импульсов, вход "Запись результата анализа максимального значения накопленной частоты, вход Максимальное значение накопленной часто40 ты", вход "Первое случайное число", вход Второе случайное число", вход запуска, адресный вход и вход "Значения матрицы частот" статистического анализатора марковского процесса соединены соответственно с выходом

"Начало цикла блока задания статистических характеристик, выходом генератора тактовых импульсов, выходом

"Конец цикла" блока задания диапазо50 на случайных чисел., выходом вычитателя, выходом регистра памяти, выхо; дом Результат преобразования вероятностного преобразователя, выходом

"Конец преобразования" вероятностно55 го преобразователя, выходом "Адрес значений матрицы частот" блока задания статистических характеристик и выходом "Значенияматрицы частот" блока задания статистическиххарактеристик.

132709

2, Генератор по и. 1, о т л и— ч а ю шийся тем, что статистический анализатор марковского процес-, са содержит два RS-триггера, два элемента ЗАПРЕТ, шесть элементов И, 5 два элемента задержки, три элемента

ИЛИ, шифратор, три счетчика, два блока памяти, три регистра памяти, два дешифратора, два элемента ИЛИ-НЕ, два источника логического нуля, груп- 10 пу элементов ИЛИ, регистр сдвига, три коммутатора, источник логической единицы, вычитатель, сумматор и группу элементов И, первый R-вход первого RS-триггера соединен с первым R- f5 входом второго RS-триггера и является входом установка нуля" анализатора, входом "Максимальное значение накопленной частоты" которого являются входы первого элемента ИЛИ-НЕ, 20 выход которого соединен с первым Sвходом второго RS-триггера, второй

S-вход которого является входом "Запись результата анализа максимального значения накопленной частоты" 25 анализатора, выходом "Годен" которого является выход первого разряда первого регистра памяти, выход второго разряда которого соединен с вторым R-входом первого RS-триггера и 30 вторым R-входом второго Rs-триггера, единичный выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом третьего разРяда пеРвого Ре- 35 гистра памяти, выходы четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого разрядов которого соединены соответственно с первым входом второго эле- 40 мента И, первым входом третьего элемента И, первым входом четвертого элемента И, входом управления режимом работы регистра сдвига, неинвертирующим входом первого элемента ЗА- 45

ПРЕТ, входом "Запись" первого блока памяти, первым входом пятого элемента И и счетным входом первого счетчика, выходы разрядов которого соединены соответственно с входами первого дешифратора, выход которого соединен с вторым входом второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ, первым входом шифратора и является выходом "Негоден" анализатора, адресным входом которого является первый информационный вход первого коммутатора, старшие разряды второго информационного входа которого соединены с выходом первого источника логического нуля, старшими разрядами третье-, ro информационного входа первого коммутатора и старшими разрядами четвертого информационного входа первого коммутатора, младшие разряды четвертого информационного входа первого коммутатора соединены с входами второго дешифратора соответственно, с младшими разрядами пятого информационного входа первого коммутатора и являются входом "B opoe случайное число" анализатора, входом Значения матрицы частот" которого является первый информационный вход второго коммутатора, разряды второго информационного входа которого соединены с выходами соответствующих элементов

И группы, первые входы которых соединены с соответствующими выходами . второго дешифратора, а вторые входы элементов И группы соединены с первыми входами элементов ИЛИ группы, с выходами разрядов второго регистра памяти.и входом уменьшаемого вычитателя соответственно, вход вычитаемого которого соединен с выходом источника логической единицы и первым входом сумматора, а выходы разрядов вычитателя соединены с третьим информационным входом второго коммутатора и входами второго элемента ИЛИ, выход которого соединен с вторым входом пятого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ и вторым входом шифратора, третий вход которого соединен с третьим входом первого элемента

ИЛИ и выходом третьего элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй вход третьего элемента ИЛИ соединен с выходом третьего элемента И, второй вход которого соединен с выходом третьего коммутатора, управляющий вход которого является входом "IIepaoe случайное число" анализатора и соединен с младшими разрядами третьего информационного входа первого коммутатора и вторым входом сумматора,выходы которого соединены со старшими разрядами пятого информационного входа первого коммутатора, младшие разряды второго информационного входа которого соединены с выходами разря- ., дов второго счетчика соответственно, счетный вход которого соединен с входом сдвига регистра сдвига и выходом двенадцатого разряда первого регистра памяти, выходы тринадцатого и четырнадцатого разрядов которого соединены с управляющим входом второго коммутатора, выход которого соединен с информационным входом первого блока памяти, выходы разрядов которого соединены с соответствующими разрядами второго регистра памяти, вход записи которого соединен с выходом первого элемента задержки, вход которого соединен с входом считывания первого блока памяти и выходом пятнадцатого разряда первого регистра памяти, выходы шестнадцатого, семнадцатого и восемнадцатого разрядов которого соединены с управляющим входом первого коммутатора, выход которого соединен с адресным входом первого блока памяти, S-вход первого

RS-триггера является входом запуска анализатора, входом тактовых импульсов которого является первый вход ! шестого элемента И, соединенный с инвертирующим входом второго элемента ЗАПРЕТ, счетным входом третьего счетчика и входом записи кода третьего счетчика, вход разрешения записи кода которого соединен с входом разрешения счета третьего счетчика и выходом первого элемента ИЛИ, четвертый вход которого соединен с четвертым входом шифратора и выходом первого элемента ЗАПРЕТ, инвертирующий вход которого соединен с выходом младшего разряда регистра сдвига, R-вход которого соединен с выходом второгд источника логического нуля и П-входом регистра сдвига, выходы разрядов которого соединены с соответствующими входами второго элемента ИЛИ-НЕ, выход которого соединен с

27099 14 вторым входом четвертого элемента И, выход которого соединен с пятым входом первого элемента ИЛИ и пятым входом шифратора, шестой вход которого соединен с шестым входом первОго элемента ИЛИ и выходом девятнадцатого разряда первого регистра памяти, информационный вход которого соединен с выходом второго блока памяти, адресный вход которого соединен с выходом третьего счетчика,входы разрядов которого соединены с соответствующими выходами шифратора, 15 а R-вход третьего счетчика соединен с инверсным выходом первого RS-триггера и вторым входом шестого элемента И, выход которого соединен с Rвходом первого регистра-памяти, вход записи которого соединен с выходом второго элемента задержки, вход которого соединен с входом считывания второго блока памяти и выходом второго элемента ЗАПРЕТ, неинвертирующий

25 вход которого соединен с единичным выходом первого RS-триггера, S-вход которого соединен с R-входами первого счетчика и третьего регистра памяти, вход записи которого соединен с выходом двадцатого разряда первого регистра памяти, выход двадцать первого разряда которого соединен с R-входом второго счетчика и входом записи кода регистра сдвига, входы разрядов которого соединены с соответ35 ствующими информационными входами третьего коммутатора, с соответствующими выходами элементов HJLH группы и соответствующими входами разрядов третьего регистра памяти, выходы

40 разрядов которого соединены с вторыми входами элементов ИЛИ группы соответственно.

1327099

1327099

Заказ 3390/45

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Составитель А,Карасов

Редактор Л.Веселовская Техред Л.Сердюкова Корректор Л.Пилипенко