Устройство измерения временного положения угломерного сигнала

 

Изобретение относится к радиотехнике. Цель изобретения - расширение функциональных возможностей. Устр-во содержит синхронизатор 1, блок 2 стробирования, согласованный фильтр 3, амплитудный детектор 4, пиковый детектор 5, N нелинейных преобразователей (НП) 6, N фиксаторов 7 максимума сигнала, N блоков выборки-хранения (БВХ) 8, блок 9 выбора максимального сигнала, квадратор 10, блок 11 вычитания, три компаратора 12, 13 и 14, коммутатор 15 и блок формирования оценки (БФО) 16. Цель достигается путем осуществления измерения временного положения сигнала с амплитудно-импульсной модуляцией при действии импульсной помехи и флуктуационного шума. Для этого в устр-во введены блок 2 стробирования, БВХ 8 и БФО 16. Устр-во по пп. 2 и 3 ф-лы отличается выполнением НП 6 и БФО 16 соответственно. Даны ил. выполнены НП 6, фиксаторов 7, БВХ 8, блока 9 выбора, БФО 16 и входящих в их состав узлов. 2 з.п. ф-лы, 8 ил.

Изобретение относится к радиотехнике и может использоваться в системах ближней навигации. Цель изобретения расширение функциональных возможностей путем измерения временного положения сигнала с амплитудно-импульсной модуляцией (АИМ) при действии импульсной помехи и флуктуационного шума. На фиг. 1 приведена структурная электрическая схема предлагаемого устройства; на фиг. 2 то же, нелинейного преобразователя; на фиг. 3 то же, блока формирования оценки; на фиг. 4 индикатор оценки, пример выполнения; на фиг. 5 фиксатор максимума сигнала, пример выполнения; на фиг. 7 блок выборки-хранения, пример выполнения; на фиг. 8 блок выбора максимального сигнала, пример выполнения. Устройство (см. фиг. 1) содержит синхронизатор 1, блок 2 стробирования, согласованный фильтр 3, амплитудный детектор 4, пиковый детектор 5, N нелинейных преобразователей 6, N фиксаторов 7 максимума сигнала, N блоков 8 выборки-хранения, блок 9 выбора максимального сигнала, квадратор 10, блок 11 вычитания, компараторы 12, 13 и 14, коммутатор 15 и блок 16 формирования оценки. Нелинейный преобразователь (см. фиг. 2) содержит первый 17 и второй 18 элементы задержки, первый перемножитель 19, блок 20 вычитания, блок 21 вычисления модуля, первый квадратор 22, второй перемножитель 23, блок 24 сложения и второй квадратор 25. Блок формирования оценки (см. фиг. 3) содержит первый сдвиговый регистр 26, М первых перемножителей 27, блок 28 памяти весовых коэффициентов, М вторых перемножителей 29, второй сдвиговый регистр 30, первый сумматор 31, квадратор 32, блок 33 деления, второй сумматор 34 и индикатор 35 оценки. Индикатор оценки (см. фиг. 4) содержит блок 36 опpеделения максимального числа, первый коммутатор 37, первый буферный регистр 38, первый регистр 39 памяти, счетчик 10, второй коммутатор 41, второй буферный регистр 42, второй регистр 43 памяти и элемент 44 задержки. Фиксатор максимума сигнала (см. фиг. 5) содержит элемент 45 задержки, усилитель 46, регулируемый ограничитель 47, фиксатор 48 временного положения и пиковый детектор 49. Фиксатор временного положения (см. фиг. 6) содержит дифференцирующую цепь 50, усилитель-ограничитель 51, дифференцирующую цепь 52, ограничитель 53. Блок выборки-хранения (см. фиг. 7) содержит ключи 54, 55, конденсатор 56 и операционный усилитель 57. Блок выбора максимального сигнала (см. фиг. 8) содержит блоки 58 сравнения, элементы И 59 и коммутаторы 60. Устройство работает следующим образом. Синхронизатор 1 вырабатывает пачку стробов длительностью τ_стр с периодом T_n, середины которых совпадают с известными временными положениями импульсов S(t-iT_п) заполнения АИМ сигнала. Длительность пачки стробов равна интервалу наблюдения АИМ-сигнала. Стробы поступают на первый вход блока 2 стробирования, на второй вход которого поступает входной процесс устройства. Образовавшиеся в результате стробирования отрезки входного процесса длительностью τ_стр поступают на вход согласованного фильтра 3 с сигналом S(t). Амплитудным детектором 4 выделяются отгибающие Z_i(t) процессов на выходе согласованного фильтра 3, соответствующие отрезкам входного процесса. Огибающие Z_i(t) поступают на первый вход пикового детектора 5, запоминающего их амплитуды . Огибающие Z_i(t) с выхода амплитудного детектора 4 поступают также на входы N нелинейных преобразователей 6, на первом выходе j-го из которых образуется сигнал а на втором выходе сигнал где i номер строба, ; j номер нелинейного преобразователя 6, ; N четное; ; R(τ_j) коэффициент, равный значению нормированной корреляционной функции R(t) сигнала S(t) при t=τ_j. Величина дискрета Δt, задающего величину задержки τ_j в j-м нелинейном преобразователе 6, определяется заданной инструментальной погрешностью устройства измерения. Величина Т задержки сигнала S_i(t) в каждом из N нелинейных преобразователей больше длительности этого сигнала. Сигналы f_ij(t) с первых выходов нелинейных преобразователей 6 поступают на первые входы одноименных фиксаторов 7 максимума сигнала, которые осуществляют измерения максимумом сигналов f_ij(t) и формируют импульсы, соответствующие их временным положениям . Значения максимумов f_ij с первых выходов фиксаторов 7 максимума сигнала поступают на одноименные из первых N входов блока 9 выбора максимального сигнала. Сигналы Х_ij(t) с вторых выходов нелинейных преобразователей 6 поступают на сигнальные входы одноименных блоков 8 выборки-хранения, на входы выборки которых поступают импульсы, соответствующие временным положениям , с вторых выходов фиксаторов 7 максимума сигнала. В моменты в блоках 8 выборки-хранения фиксируются и затем запоминаются значения Х_ij, которые поступают с выходов блока 8 выборки-хранения на вторые N входы блока 9 выбора максимального сигнала. В блоке 9 выбора максимального сигнала осуществляется выбор максимальной по j величины maxf_ij из величин f_ij, которая далее обозначается f_i. При этом на первый выход блока 9 выбора максимального сигнала передается величина , на второй выход величина , а на третий выход величина постоянного напряжения , где j_jопт.i номер канала, в котором при i-й реализации появилась величина
Сброс пикового детектора 5, N фиксаторов 7 максимума сигнала и N блоков 8 выборки-хранения осуществляется импульсами с первого выхода синхронизатора 1, которые задержаны относительно стробов на время, необходимое для формирования сигналов на выходах коммутатора 15. Согласованный фильтр 3, амплитудный детектор 4 и пиковый детектор 5 образуют измеритель амплитуд импульсов заполнения АИМ-сигнала, оптимальный при действии флуктуационного шума. Согласованный фильтр 3, амплитудный детектор 4, N нелинейных преобразователей 6, N фиксаторов 7 максимума сигнала и блок 9 выбора максимального сигнала образуют измеритель амплитуд импульсов заполнения АИМ-сигнала, оптимальный при действии шума и импульсов помехи. В первом компараторе 12 производится сравнение значения разности , образуемой с помощью квадратора 10 и блока 11 вычитания с напряжением порога С12. При > C₁₂ на выходе первого компаратора 12 вырабатывается сигнал U₁ 0, а в противном случае сигнал U₁ 1. Во втором компараторе 13 производится сравнение значения с напряжением порога С₁₀. При < C₁₀ на выходе второго компаратора 13 вырабатывается сигнал U₂ 0, в противном случае сигнал U₁ 1. В третьем компараторе 14 производится сравнение значения f_i с напряжением порога С₂₀. При < C₂₀ вырабатывается сигнал U₃ 0 в противном случае сигнал . Сигналы U₁, U₂, U₃ и величины поступают на соответствующие входы коммутатора 15, в котором в зависимости от значений U₁, U₂, U₃ принимается одно из решений H_ki (k 0, 1, 2) по правилу:
решение H_oi (отсутствие полезного и мешающего импульсов), если U₂ 0, U₃ 0;
решение H_1i (наличие полезного и отсутствие мешающего импульсов), если U₂ 1, U₁ 0;
решение H_2i (наличие полезного и мешающего импульсов), если U₁ 1, U₃ 1. Выходные сигналы α_i и β_i коммутатора 15 образуются по следующему правилу:
если принято решение H_0i, то α_i=0, β_i=0;
если принято решение H_1i, то ;
если принято решение H_2i, то . Первый 12, второй 13 и третий 14 компараторы, квадратор 10, блок 11 вычитания и коммутатор 15 обеспечивают принятие решений о наличии или отсутствии наложения импульса помехи на сигнальный импульс и образуют последовательность оценок амплитуд сигнальных импульсов, оптимальную при действии шума и импульсной помехи с неизвестными параметрами. С выходов коммутатора 15 величины α_i и β_i поступают на первый и второй входы блока 16 формирования оценки. В блоке 16 формирования оценки формируются значения сигнала

где номера разрядов первого 26 и второго 30 сдвиговых регистров;
D_p D(pT) значения весовых коэффициентов, хранящиеся в блоке 28 памяти весовых коэффициентов;
номера стробов. Весовые коэффициенты D_p равны, например для симметричного полезного сигнала D(t), амплитудам импульсов его заполнения при нулевом сдвиге между центром симметрии D(t) и этими импульсами. В блоке 16 формирования оценки осуществляется нахождение максимальной из величины l(i^o). Значение , соответствующее максимуму l(i) поступает на выход устройства. Оценка временного положения сигнала равна . Нелинейные преобразователи 6 (см. фиг. 2) работают следующим образом. Огибающая Z_i(t) процесса в i-м стробе на выходе амплитудного детектора 4 задерживается на время Т в первом элементе 17 задержки и на время τ_j во втором элементе 18 задержки. Выходной сигнал второго элемента 18 задержки умножается на величину R(τ_j) в первом перемножителе 19 и результат вычитается из выходного сигнала первого элемента 17 задержки в блоке 20 вычитания. Выходной сигнал блока 20 вычитания проходит через блок 21 вычисления модуля на второй выход нелинейного преобразователя 6 и на вход первого квадратора 22. После возведения в квадрат в первом квадраторе 22 и перемножения с величиной 1/[1-R²(τ_j)] во втором перемножителе 23 сигнал складывается в блоке 24 сложения с результатом возведения в квадрат во втором квадраторе 25 выходного сигнала второго элемента 18 задержки. Выходной сигнал блока 24 сложения поступает на первый выход нелинейного преобразователя 6. Блок 16 формирования оценки (см. фиг. 3) работает следующим образом. Величины α_i и β_i поступают соответственно на сигнальные входы первого 26 и второго 30 сдвиговых регистров. На тактирующие входы первого 26 и второго 30 сдвиговых регистров поступают импульсы с первого выхода синхронизатора 1. После записи в первые разряды первого 26 и второго 30 сдвиговых регистров очередных значений α_i и β_i на первые входы М первых перемножителей 27 поступают величины α_1+i ... α_M+i. На вторые входы М первых перемножителей 27 постоянно поступают величины D₁.D_м из блока 28 памяти весовых коэффициентов. После перемножения величин α_p+i и D_p (где ), сложения произведений в первом сумматоре 31 и возведений суммы в квадрат в квадраторе 32 результат поступает на вход делимого блока 33 деления. На вход делителя этого блока поступает результат сложения во втором сумматоре 34 произведений с выходов вторых перемножителей 29, на входы которых поступают величины β_1+i ... β_M+i с разрядов второго сдвигового регистра 30 и весовые коэффициенты D²₁-D²_M из блока 28 памяти весовых коэффициентов. Частные с выхода блока 33 деления поступают на вход индикатора 35 оценки, который сравнивает величины I(i) с хранящимися в его памяти максимальными из величин l(0).l(i-1), запоминает максимальную из величин l(0). l(i) и значение номера строба, которому соответствует эта величина. После вычисления последнего значения l(k) в индикаторе оценки будет запомнен номер l(i) строба , соответствующий абсолютному максимуму сигнала при Значение поступает на выход индикатора 35 оценки, который является выходом устройства. На фиг. 4 приведен пример конкретной реализации индикатора 35 оценки. Индикатор 35 оценки работает следующим образом. Сигнал l(i) с выхода блока 33 деления поступает на первый вход блока 36 определения максимального числа, на второй вход которого поступает сигнал из первого регистра 39 памяти, в котором хранится максимальное из значений l(0). l(i-1), определенных по предыдущим реализациям входного процесса. На одном из двух выходов блока 36 определения максимального числа появляется логическая "1", означающая, что величина на соответствующем входе является максимальной из двух величин. Выходные сигналы блока 36 определения максимального числа управляют работой первого коммутатора 37, через который максимальная из двух величин переписывается в первый буферный регистр 38. На входы второго коммутатора 41 подается параллельный код со счетчика 40 и параллельный код из второго регистра 43 памяти, который равен номеру строба, соответствующего максимальной величине, определенной ранее. Второй коммутатор 41 подключен к входу второго буферного регистра 42 и управляется выходными сигналами блока 36 определения максимального числа. При этом, если на выход первого коммутатора 37 проходит величина из блока 33 деления, то на выход второго коммутатора 41 проходит код с счетчика 40, если на выход первого коммутатора 37 проходит величина с выхода первого регистра 39 памяти, то на выход второго коммутатора 41 проходит код с выхода второго регистра 43 памяти. Счетчик 40 подсчитывает импульсы с первого выхода синхронизатора 1, следующие с периодом Т_n стробов и задержанные относительно них на фиксированное время, необходимое для срабатывания предшествующих блоков. Эти же импульсы проходят через элемент 44 задержки и осуществляют перезапись информации из первого буферного регистра 38 в первый регистр 39 памяти и из второго буферного регистра 42 во второй регистр 43 памяти. Сброс (установка в "0") счетчика 40, первого 29 и второго 42 регистров памяти осуществляется в конце интервала наблюдения сигнала импульсов с третьего выхода синхронизатора 1. Фиксатор 7 максимума сигнала работает следующим образом. Пиковым детектором 49 запоминается максимальное значение

сигнала f_ij(t), по значению которого в регулируемом ограничителе 47 устанавливается уровень Сигнал f_ij(t) задерживается элементом 45 задержки на время Т и проходит через усилитель 46, компенсирующий потери в элементе 45 задержки, на первый вход регулируемого ограничителя 47, где ограничивается снизу на уровне . Далее сигнал поступает на фиксатор 48 временного положения, где формируется импульс отсчета, соответствующий оценке . Блок 8 выборки-хранения работает следующим образом. На сигнальный вход ключа 54 подается сигнал X_ij(t) с второго выхода нелинейного преобразователя 6, на управляющий вход ключа 54 импульс выборки с второго выхода фиксатора 7 максимума сигнала. Ключ 55 закрыт. В момент напряжение запоминается на конденсаторе 56, после чего ключ 54 отключает конденсатор 56 от источника напряжения Х_ij(t). Через операционный усилитель 57 напряжение Х_ij повторяется на выходе блока 8 выборки-хранения. Разряд конденсатора 56 на корпус осуществляется подачей на управляющий вход ключа 55 импульса с первого выхода синхронизатора 1, который открывает ключ 55. Блок 9 выбора максимального сигнала может быть реализован согласно фиг. 8 (на которой для наглядности изображена схема при N=4). Блок 9 выбора максимального сигнала содержит N(N-1)/2 одинаковых блоков 58 сравнения пар значений величины , представленных в аналоговой или цифровой норме, 3N элементов И 59 и 3 коммутатора 60. Входными сигналами блока 9 выбора максимального сигнала являются N сигналов c первых входов N фиксаторов 7 максимума сигнала и N сигналов с выходов N блоков 8 выборки-хранения. Выходными сигналами блока 9 выбора максимального сигнала являются сигналы

Каждый из блоков 58 сравнения реализует логическую функцию F_ij≥f_ik и ее инверсию . На фиг. 8 для чисел

реализуются функции Х₁ F_A≥B, Х₂ F_A≥C, Х₃ F_A≥D, Х₄ F_B≥C, Х₅ F_C≥D, Х₆ F_B≥D и их инверсии. По формулам F_max=A X₁, X₂, X₃; реализуются логические функции, принимающие значение логической "1", если соответствующая величина из А, В, С, В является максимальной (равной ). Далее сигналы F_max=A, , F_max=C, F_max= D используются для передачи через коммутаторы 6, значения и соответствующих ему значений . 2

Формула изобретения

1. Устройство измерения временного положения угломерного сигнала, содержащее синхронизатор, последовательно соединенные согласованный фильтр, амплитудный детектор, пиковый детектор, квадратор, блок вычитания, первый компаратор и коммутатор, а также N нелинейных преобразователей, N фиксаторов максимума сигнала, блок выбора максимального сигнала, второй и третий компараторы, выход амплитудного детектора соединен с входом каждого из N нелинейных преобразователей, первый выход каждого из которых соединен через одноименный из N фиксаторов максимума сигнала с одноименным из N первых входов блока выбора максимального сигнала, первый выход которого соединен с вторым входом блока вычитания и через третий компаратор с вторым входом коммутатора, второй и третий выходы блока выбора максимального сигнала соединены соответственно с третьим и четвертым входами коммутатора, выход пикового детектора через второй компаратор соединен с пятым входом коммутатора, первый выход синхронизатора соединен с вторым входом пикового детектора и вторыми входами каждого из N фиксаторов максимума сигнала, вторые входы первого, второго и третьего компараторов являются входами постоянных напряжений порогов, отличающееся тем, что, с целью расширения функциональных возможностей путем измерения временного положения сигнала с амплитудно-импульсной модуляцией при действии импульсной помехи и флуктуационного шума, в него введены блок стробирования, N блоков выборки-хранения и блок формирования оценки, первый вход блока стробирования соединен с вторым выходом синхронизатора, второй вход блока стробирования является входом устройства, а выход соединен с входом согласованного фильтра, выход пикового детектора соединен с шестым входом коммутатора, первый и второй выходы которого соединены соответственно с первым и вторым входами блока формирования оценки, выход которого является выходом устройства, а третий и четвертый входы соединены соответственно с третьим и первым выходами синхронизатора, сигнальные входы блоков выборки-хранения соединены с вторыми выходами одноименных нелинейных преобразователей, а входы сброса с первым выходом синхронизатора, входы выборки блоков выборки-хранения соединены с вторыми выходами одноименных фиксаторов максимума, а выходы с одноименным из N вторых входов блока выбора максимального сигнала. 2. Устройство по п. 1, отличающееся тем, что каждый из N нелинейных преобразователей содержит последовательно соединенные первый элемент задержки, второй элемент задержки, первый перемножитель, блок вычитания, блок вычисления модуля, первый квадратор, второй перемножитель и блок сложения, а также второй квадратор, выход которого соединен с вторым входом блока сложения, а вход с выходом второго элемента задержки, выход первого элемента задержки соединен с вторым входом блока вычитания, вторые входы первого и второго перемножителей являются входами постоянных коэффициентов, а входом, первым и вторым выходами нелинейного преобразователя являются соответственно вход первого элемента задержки и выходы блока вычисления модуля и блока сложения. 3. Устройство по п. 1, отличающееся тем, что блок формирования оценки содержит блок памяти весовых коэффициентов, последовательно соединенные первый сумматор, квадратор, блок деления и индикатор оценки, первый и второй сдвиговые регистры, М первых перемножителей, М вторых перемножителей и второй сумматор, выход которого соединен с вторым входом блока деления, сигнальные входы первого и второго сдвиговых регистров являются соответственно первым и вторым входами блока формирования оценки, входы сброса первого и второго сдвиговых регистров и второй вход индикатора оценки соединены между собой и являются третьим входом блока формирования оценки, тактирующие входы первого и второго сдвиговых регистров и третий вход индикатора оценки соединены между собой и являются четвертым входом блока формирования оценки, выход каждого из М разрядов первого сдвигового регистра соединен через одноименный из М первых перемножителей с одноименным входом первого сумматора, второй вход каждого из М первых перемножителей соединен с одноименным выходом блока памяти весовых коэффициентов, выход каждого из М разрядов второго сдвигового регистра соединен через одноименный из М вторых перемножителей с одноименным входом второго сумматора, второй вход каждого из М вторых перемножителей соединен с одноименным выходом блока памяти весовых коэффициентов, а вход индикатора оценки является выходом блока формирования оценки.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 36-2000

Извещение опубликовано: 27.12.2000        

---