Аналоговый интегратор

 

Изобретение относится к,области вычислительной техники и может быть использовано в качестве спецпроцессора в комплексе с цифровой вычислительной машиной для оперативного решения систем линейных и нелинейных дифференциальных уравнений. Целью изобретения является повышение точности и расширение диапазона интегрируемого сигнала. Цель достигается благодаря поразрядному представлению исходных данных и организации процесса интегрирования в разрядно-аналоговой форме. Интегратор содержит п цепей по числу разрядов, каждая из которых состоит из интегрирующего усилителя 1, аналогового сумматора 3, блока приема переноса 4 и блока формирования переноса 5. 4 ил. а СО со СО сд со ю

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (5D 4 G 06 С 7/186

1

М ( с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К Д BTGPCHGMV СВИДЕТЕЛЬСТВУ (54) АНАЛОГОВЫЙ ИНТЕГРАТОР

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4045060/24-24 (22) 12.02,86 (46) 23.09.87. Бюл. Р 35 (71) Институт проблем моделирования в энергетике AH УССР (72) Г.E. Пухов, В.П. Романцов, А.И. Стасюк и А.Ф. Новицкий (53) 681.335(088.8) (56) Авторское свидетельство СССР

N - 875407, кл. G 06 G 7/186, 1980.

Авторское свидетельство СССР

Р 1300503, кл. G 06 G 7/186, 1985. (57) Изобретение относится к,области вычислительной техники и может быть

„„SU„„1339592 А1 использовано в качестве спецпроцессора в комплексе с цифровой вычислительной машиной для оперативного решения систем линейных и нелинейных дифференциальных уравнений. Целью изобретения является повышение точности и расширение диапазона интегрируемого сигнала. Цель достигается благодаря поразрядному представлению исходных данных и органиэации процесса интегрирования в разрядно-аналоговой форме. Интегратор содержит и цепей по числу разрядов, каждая из которых состоит из интегрирующего усилителя 1, аналогового сумматора 3, блока приема переноса 4 и блока фор" мирования переноса 5. 4 ил.

1339592

h

y(t) =, r у" (t), io

tl у(0) — » r у (О), =о

x(i) =,0 r x(i) (3) у(10) у(10) = у(10) . у(10) (4) y(o) у (0)

y(o)

y(0) у (t) ()y(t)

y(t) х (ь) x(r„) (2) Изобретение относится к вычислительной технике и может быть применено в спецпроцессорах или в комплексе с цифровой вычислительной машиной для решения системы линейных и не5 линейных дифференциальных уравнений, функциональных зависимостей, например, в системах автоматического управления динамическими объектами нли технологическими процессами.

Цель изобретения. — повышение точности и расширение диапазона интегрируемого сигнала.

На фиг. 1 приведена схема интегратора для случая, когда количество разрядов n=3; на фиг. 2 — схема блока приема переносов; на фиг. 3 - схема блока формирования переносов; на фиг. 4 — временные диаграммы, поясня- 2О юшие работу интегратора.

Интегратор (фиг. 1) состоит из ицепей, где n — количество разрядов, каждая из которых содержит интегриру ющий усилитель 1 с входом обнуления 26

2, сумматор 3 блок 4 приема переноса, блок 5 формирования переноса, вход 6 интегратора, выход 7 интегратора, шину 8 эталонного напряжения переноса, шину 9 эталонного напряже- зр ния, вход 10 переноса младшего разряда и выход 11 переноса старшего разряда.

Блок 4 приема переноса (фиг. 2) содержит счетчик 12 и группу ключей 13.

Блок 5 формирования переноса (фиг. 3) содержит нуль-орган 14, схему 15 сравнения и триггер 16.

Работа интегратора поясняется на примере реализации выражения вида

t у(С) = у(0) + ) х(С) de . (1) о

Представим выражение (1) в разрядной 4 форме:

z де y (t) y (0), х(") — разрядные векторы, формируемые как

r — - логические системы счисления.

Рассмотрим изложенное на примере, когда r = 10.

Исходная функция х() = 24

= const, время интегрирования t

10 с, начальные условия у(0) = О.

В соответствии с выражением (1)

y(i0) = у(0) i (х() d"

0 10

= О + 24" = 240.

Запишем исходные данные х(), у(0) и результат у (10) в разрядной форме, полагая, что информация представляется тремя десятичными разрядами, т.е °

x(i) О у(0) О х(i) = х(2)=2; y(0)= y(0)=0; х () 4 y(0) О

Процесс интегрирования представлен на фиг. 4. В исходном состоянии при t = О разрядная переменная перво

0 го разряда х(4) равна четырем, второ го разряда x(i) равна двум и третьет ro разряда х() равна нулю и соответственно у(О) = О, y(0) = О и у(0) = О.

Через 2,5 с, т.е. t = 2,5, значение разрядной переменной у (2,5) первого разряда равно основанию системы, поэтому происходит перенос единицы в старший (второй) разряд, значение у (2,5) = О, а к значению второго разряда у (2,5)., равному пяти, добавляется единица и, в результате у (2,5) = 6. Величина старшего разряда равна нулю у (2,5) = О. При — 4,5 величина первого разряда равна восьми у (4,5) = 8, величина второго

t . разряда у (4,5) достигает значения основания системы счисления (т.е. десяти), при этом передается единица

592

1339

3 переноса в старший третий у (4,5) разряд, благодаря чему у (4,5) = О, а у (4 5) = 1. При t = 9 с первый о разряд у (9) принимает значение рав9

5 ное шести у (9) = 6, величина второго разряда у (9) равна единице у (9)=

1, а третьего у (9) = 2. И, иаков нец, при t = 10 с величина первого о разряда у (1О) принимает значение, равное основанию системы счисления (десять), благодаря чему происходит перенос единицы во второй разряд

1 у (10), который принимает значение; равное четырем, у (10) = 4, Старший 15 третий разряд равен двум, т.е. у(10)=

2. Таким образом, у (10) 2 у(10) = g (10) = 4 у (10 ) 0

2 или соответственно у (10) = 10 у (.1 С) =

1 = 1

=10-0 + 10 4 + 10г-2 = 240.

Работа интегратора начинается с момента подачи на шину эталонного переноса 8 эталонного напряжения U соответствующего единицам переноса, на шину эталонного напряжения системы счисления 9 — эталонного напряжения, соответствующего основанию системы счисления У, (например, 10 В при десятичной системе счисления).

На шину входа переноса младшего разряда 10 подается нулевой сигнал, Далее на первый разряд входа интегратора 6 подается величина первой разO рядной переменной х(") = 4 на вход

У

40 ,:второго разряда подается значение второй разрядной переменной x(i)=2 и на вход третьего разряда значение г х() = 0 исходной величины х() рассмотренного примера. После этого в 45 интеграторе начинается процесс интего рирования разрядных переменных х(С), 1, х(), х (".) исходного разрядного векч тора х(т)в соответствии с диаграммой (фиг, 4) каждой в своем разряде. Че- 50 рез время t = 2,5 с на выходе первого разряда выхода 7 образуется уровень напряжения, равный системе счисления, т.е. 10 В. Напряжение подается на первый вход схемы 15 сравнения блока формирования переноса 5 этого же разряда, где сравнивается с эталонным напряжением, благодаря чему на

Р выходе ее образуется сигнал, который устанавливает триггер 16 в единицу.

При этом сигнал с единичного выхода триггера 16 блока формирования переноса 5 первого разряда устанавливает в "0" счетчик 12 блока приема переноса 4 этого же разряда, благодаря чему на входы, начиная со второго, сумматора 3 первого разряда подаются нулевые сигналы. Кроме того, сигнал с единичного выхода триггера 16 подается на вход счетчика 12 блока приема переноса 4 второго (старшего) разряда, благодаря чему к содержимому его добаштяется единица и сигнал с выхода соответствующего разряда счетчика 12 поступает на управляющий вход соответствующего ключа 13 группы, который срабатывает и подает сигнал эталонного напряжения переноса через вход и выход его на второй вход сумматора 3 второго разряда, увеличивая тем самым величину его выхода на единицу. Далее сигнал с единичного выхода триггера 16 блока 5 формирования переноса первого разряда подается на управляющий: вход разрядного ключа 13 этого же разряда, который срабатывает и разряжает конденсатор интегрирующего усилителя 1, при этом на его выходе образуется нулевой сигнал, который поступает на первый вход нуль-органа 14 блока 5 формирования переноса первого разряда, который срабатывает и устанавливает триггер

16 блока 5 формирования переноса этого же разряда в ноль. Благодаря этому процесс интегрирования в этом разряде продолжается,на выходе сумматора 3 и соответственно на выходе первого разряда 0 выхода 7 интегратора образуется нулевой сигнал, а блок формирования переноса 5 подготовлен к формированию следующей единицы переноса. Далее во втором разряде pasрядно-аналогового интегратора при

2,5 с образуется сигнал, равный

5 В, который суммируется с единицей переноса предыдущего первого разряда, и на выходе сумматора 3 и соответственно на выходе второго разряда выхода 7 образуется уровень, соответствующий 6В.

На выходе сумматора 3 третьего разряда и соответственно на выходе третьего разряда выхода 7 интегратора будет нулевой сигнал. В момент времени t = 4,5 с в соответствии с диаграммой на фиг. 4 на выходе первовенно равные у (10) = О, у (10) = 4, у (10) = 2, а результат вычислений в соответствии с (3) равен

240. формула и з о б р е т е н и я

Аналоговый интегратор, содержащий и цепей, каждая из которых состоит из интегрирующего усилителя и сумматора, один из входов которого соединен с выходом интегрирующего усилителя, отличающийся тем, что, с целью повышения точности и расширения диапазона интегрируемого сигнала, в каждую цепь введены блок формирования переноса, содержащий триггер, нуль-орган и схему сравнения, и блок приема переноса, включающий счетчик и группу ключей, причем в каждой цепи выход интегрирующего усилителя соединен с первым входом нуль-органа блока формирования переноса, второй вход которого подключен к шине нулевого потенциала, а выход связан с R-входом триггера, единичный выход которого подключен к входу обнуления интегрирующего усилителя, к входу установки в "0" счетчика блока приема переноса этой же цепи и счетному входу счетчика блока приема переноса следующей цепи, разрядные выходы счетчика блока приема переноса подключены к управляющим входам ключей группы, выходами связанных с соответствующими входами сумматора, выход которого является разрядным выходом интегратора и подключен к первому входу схемы сравнения блока формирования переноса, второй вход которой соединен с шиной эталонноого напряжения, а выход подключен к S-входу триггера блока формирования переноса, информационные входы ключей группы всех блоков приема переноса подключены к шине эталонного напряжения переноса, причем вход переноса блока приема переноса первой цепи является входом переноса младшего разряда, а выход триггера блока приема переноса последней цепи является выходом переноса старшего разряда.

5 1339592

I го разряда выхода 7 образуется уровень, соответствующий 8В. На выходе второго разряда выхода 7 образуется сигнал, соответствующий системе счис5 ления (т.е. 10 В), который поступает на первый вход схемы 15 сравнения блока 5 формирования переноса второго разряда, которая срабатывает и устанавливает триггер 16 этого блока в единицу. Сигнал с единичного выхода триггера 16 устанавливает счетчик 12 блока 4 приема переноса второго разряда в ноль, тем самым обнуляет, начиная со второго, все входы сумматора 3 этого же разряда. Далее этот сигнал поступает на вход счетчика 1? блока приема переноса 4 старшего разряда, подавая тем самым на один из входов сумматора его уровень еди- 2р ничного сигнала. И, наконец, сигнал с единичного выхода триггера 16 поступает на вход обнуления интегрирующего усилителя 1 второго разряда, разряжая тем самым конденсатор интег- 25 рирующего усилителя 1, благодаря чему на его выходе образуется нулевой сигнал. При этом срабатывает нульорган 14, устанавливающий триггер 16 в единицу, а на выходе второго раз- 30 ряда образуется нулевой сигнал. Таким образом, на выходе третьего разряда сформируется сигнал у (4,5) = 1, на

1 выходе второго разряда — у (%,5) = 0 и на выходе первого разряда — у (4,5) =»

8.

В момент времени t,= 9 на выходах

7 образуются сигналы у (9) = 6, у (9) = 1 и у (9) = 2, В конце интервала интегрирования при = 1.0 на 40 выходе первого разряда образуется уровень, соответствующий системе счисления (т.е. 10 В) ° При этом срабатывает блок 5 формирования переноса первого разряда, который добавля- 45 ет единицу во второй старший разряд и обнуляет первый разряд, благодаря чему на выходе первого разряда образуется нулевой сигнал у (10) =- О.

На втором выходе 7 образуется сигнал„ 5р который в сумме с единицей переноса иэ младшего разряда будет равен (10) = 4. На выходе третьего старшего разряда формируется сигнал у (10) = 2. Таким образом, на выходах 7 образуются сигналы, соответсту (10) = 10 0 + 10" 4 + 10 . 2

1339592

)И га

УФ

Ю

4 г

О

1 2 3 4 5 6 7 8 9 /О tc

Фиа9

Составитель С. Белан

Техред В. Кадар Корректор Н. Король

Редактор А. Ворович

Подписное

Тираж 672

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4225/41

Производственно-полиграфическое предприятие, . р г. Ужго од ул. Проектная, 4