Устройство для диагностики многопроцессорной системы

 

Изобретение может быть использовано для автоматического обнаружения неисправности в цифровой вычислительной машине, состоящей не менее чем из двух процессоров. Целью изобретения является повьппение точности диагностики за счет одновременного сравнения выходных сигналов процессоров . Устройство для диагностики многопроцессорной системы содержит многоканальный коммутатор 1, осуществляющий подключение одноименных сигналов процессоров к схеме сравнения 2, шифратор 3, преобразующий результат сравнения в форму, приемлемую дпя последуюцей обработки процессорами, блок управления 4, осуществляющий приоритетное подключение процессоров в режим контроля, а также прием и выдачу сигналов синхронизации и управления , процессоры с первого 5.1 по п-й 5.п. 5 ил. (Л 00 СП Ч СО ел Фиг.1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (51) 4 G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3803821/24-.24 (22) 17.10.84 (46) 07.12.87, Бюл. Ф 45 (72) Г. А, Живоглазов, T. И. Кочеткова, Ю. А. Нестеренко и А. М. Смирнов (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 1104519, кл. G 06 F 11/00, 1982.

Патент США Ф 3921141, кл. G 06 F 11/00, 1981. (54) УСТРОЙСТВО ДЛЯ ДИАГНОСТИКИ МНОГОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение может быть использовано для автоматического обнаружения неисправности в цифровой вычислительной машине, состоящей не менее чем из двух процессоров. Целью изобретения является повышение точности диагностики за счет одновременного сравнения выходных сигналов процессоров. Устройство для диагностики многопроцессорной системы содержит многоканальный коммутатор 1, осуществляющий подключение одноименных сигналов процессоров к схеме сравнения 2, шифратор 3, преобразующий результат сравнения в форму, приемлемую для последующей обработки процессорами, блок управления 4, осуществляющий приоритетное подключение процессоров в режим контроля, а также прием и выдачу сигналов синхронизации и управления, процессоры с первого 5.1 по и-й 5.п. 5 ил.

5Î

) 135795

Изобретение относится к вычислительной технике и предназначено для автоматического определения адреса .неисправности в цифровой вычисли5 тельной машине, состоящей не менее чем из двух процессоров.

Цель изобретения — повышение точности диагностики за счет одновременного сравнения выходных сигналов про- 1О цессоров.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 и 3функциональные схемы многоканального коммутатора, схемы сравнения, блока 15 управления; на фиг. 4 и 5 — блок-схема алгоритма и временная диаграмма функционирования устройства соответственно.

Устройство содержит многоканальный 20 коммутатор 1, схему 2 сравнения, шиф-" ратор 3, блок 4 управления, процессоры с первого 5.1 по и-й 5.п.

Блок 4 управления (фиг. 2 и 3).содержит первую группу 6 элементов И, 25 элементы И с первого 7.1 по р-й 7.р пятой группы, вторую 8, третью 9, четвертую 10 группы элементов И, элементы И с первого 11.1 по четырнадцатый

11.14 шестой группы, первый элемент ЗО

И 12.1 восьмой группы, четные элементы И 12.(2n) восьмой группы, нечетные элементы И 12.(2n-l) восьмой группы, десятую группу 13 элементов И, седьмую группу 14 элементов И, девятую группу 15 элементов И, одиннадцатую группу 16 элементов И, элементы ИЛИ с первого 17.1 по (n 2)-й 17,(n-2) третьей группы, первую группу 18 эле ментов ИЛИ, элементы ИЛИ первый 19.1 4О и второй 19.2 второй группы, четвертую 20 и пятую 21 группы элементов

ИЛИ, четвертую группу 22 триггеров, триггеры 23.1 - 23.3, первой группы, вторую 24, пятую 25, третью 26 груп- 45 пы триггеров, блок 27 регистров индикации, регистр 28 идентификации и счетчик 29 времени.

На схеме приняты следующие обозначения: n — количество процессоров;

m — количество контролируемых сигналов процессора; i - номер запрашива"" емого процессора; — номер процессора, выдавшего сигнал ошибки; р =

2 (n-1); I - cHx HBJI "1 отовность"; сел.С " - сигнал "Селективный сброс" °

11 1

РБСИ; — сигнал "Разрешение блокировки синхронизации"., ОШ - сигнал

"Ошибка"; tO; - сигнал "Время ожида7

2 ния обработки прерывания"; ОК; сигнал "Окончание"; П, — сигнал

"Прерывание" определяется по формулам

П, = (TO -1 ) (70 -3)Ih TO1 V

It/. l -t

P TO.xTQ для 2 i п; г макс

yP TOMATO для i = 1;

К0 Г, — сигнал "Коммутация по ошибке и готовности"; БСИ; - сигнал

"Блокировка синхронизации"; УТПО сигнал "Установка триггера памяти ошибки"; БК; . — сигнал "Блокировка коммутации"; СНОК О," — сигнал

"Сброс по несравнению, окончанию ошибки"; ПП - сигнал "Переполнение";

ТО1 — сигнал "Триггер ошибки";

СОК;; О; - сигнал "Сброс по окончанию ошибки"; БТΠ— сигнал "Блокировка триггера ошибки"; БПР, — сигнал "Блокировка прерывания"; НПР, — сигнал ,"Неблокируемое прерывание"; СХ.1, СХ,2, СХ.З, СХ.4, СХ.5 — схемы блока управления соответственно прерываний, триггеров готовности, памяти ошибок, коммутации процессоров, индикации; 0„1 .- соответственно входы установки триггера в "О" и в "1".

В исходном состоянии триггеры в

"О" и сигналы имеют следующие значения: "1" — сел.С;;.; ; ; СНОК, О, J

COKj1 0; БПР БСИ

"О" - ДГ,, ОК;, ПР,, КО ., Г,, УТПО1, ПП, TO), БТО,, НПР,, РБСИ;, ОШ, .

I — программируемая ошибка;

II — наличие информации íà D-шинах;

III - успешное выполнение контрольной программы i-M процессором в асинхронном режиме;

IV — сигнал, не пользуемый процессором в асинхронном режиме; — при выполнении контрольной программы в асинхронном режиме i-м процессором в последнем обнаружена ошибка ОШ j=i по которой осуществляется неуспешное переключение (j = i) и (i = i+1) процессоров в синхронный режим;

VI — в момент обработки прерывания (i = j +1) процессором в последнем обнаружена ошибка ОШ

1357957

j+I по кОторой выдача прерывания в (i = j + 2) процессор закончилась подключением ()=i) и (i = j +2) процессоров в синхронный режим выполнения контрольной . программы ;

VII — синхронное выполнение контрольной прîrpаммы;

VIII — обнаружено несравнение, по которому осуществляется подключение (j+I ) и (/+2) процессоров в синхронный режим выполнения контрольной программы;

IX — обнаружено несравнение, по которому осуществляется последовательность окончания поиска адресов ошибок (j = i) и (j + 1) процессоров;

Х - момент обнаружения несравнения

XI — подключены многоканальные коммутаторы по ошибке и готовности соответственно -(j = i) и (i = j+2). процессоров.

Устройство работает следующим образом.

В асинхронном режиме функционирования процессоров 5 ° 1, 5.2,..., 5.п осуществляется периодическое поочередное выполнение контрольной программы i-м процессором с использованием аппаратных средств устройства.

При поступлении сигнала Г; устанавливается в состояние "1 " соответствующий триггер 26.n=i готовности блока 4 управления, и на выходе элемента И 11, 12 формируются сигналы БТО = "1", БПР = "0, осуществляющие соответ11 II

J ственно разрешение через элементы групп элементов И и ИЛИ 19.2, 10.n„

9.п, 8.n., 18.п и установку триггера

22.n=i ошибки и блокирование выдачи сигнала прерывания с выходов элементов И группы б.п в процессоры. Одновременно состояние "1" триггера . 26.n=i через элементы групп элементов

И и ИЛИ 12,2п, 20.п, устанавлир 24 и коммутации сигнал с которого поступает в многоканальный коммутатор 1, подключающий сигналы (п = i) процессора к схеме 2 сравнения и в (п = i) процессор, по которому начинается выполнение контрольной программы. Сигналы с выходов схемы 2 сравнения, которая в асинхронном режиме выполняет функцию, аналогичную цифровому коммутатору, поступают через шифратор 3 в .регистр (п =

= i) процессора, информация. которого становится доступной контрольной программе. В определенные такты синхронизации информация регистра (п = i) процессора сравнивается с набором эталонных констант программы и при успешном выполнении контрольной программы в устройство поступает сигнал сел.С, по которому триггеры блока 4 управления устанавливаются в исходное состояние.

При обнаружении непрограммируемой ошибки в блок 4 управления выдается сигнал ОШ ;, по которому в "1" устанавливается триггер 22.n = сигнал с которого через элементы

И Iб.n = i и 11.1 формирует сигнал

СОК," О, = 0", переключающий схемы блока 4 управления в исходное состояние, с последующей повторной установкой в "1" триггера 22.п = сигнал с которого через элементы групп элементов И и ИЛИ 7.р, 17.п-2, б.n = j+I формирует сигнал ПР i — + 1 = "1", поступающий по схеме приоритета, определяемой формулой, в следующий по номеру функционирующий (i + I) процессор, а также через элементы групп элементов И и ИЛИ

7.р, 17.п-2, 19.1 формирует сигнал

НПР = "1", устанавливающий триггеры

23.1, 23,2 в "!" и через элемент И

13.n = i = j, 12.2п, 20.п устанавливает в "1" триггер 24.n = i = J . С инверсных выходов триггеров 23.1 и

23.2 сигналы блокируют установку соответственно триггеров 22.п и 24.п в "1" при поступлении сигналов ОШ ,!

= n в момент обработки прерывания (j + 1) процессором. С прямого выхода триггера 23.1 сигнал через элемент И 11.5 включает счетчик 29 времени, циклически сбрасывающий в конце определенного интервала времени и выдающий сигнал tO; = "I", который через элементы Ии ИЛИ 11.6,8.n=J+

+1, 18.п устанавливает в "1" триггер

22.n = J + 1 при отсутствии сигналов

ОН = j + 1 Г = j + 1, При поступлении сигнала ОШ; = )+1 от участвующего в обработке прерывания (+1) процессора устанавливается через элементы 9.п = j+I, IS.n в "1" триггер 22.n = )+I сигнал с которо«

Го через элементы групп элементов И и ИЛИ 7.р, 17 п-2, б.n = j +2 формирует сигнал ПР = j + 2 = "1", поступающий в (j + 2) процессор. При неуспешной обработке сигнала ПР. про5 135795 цессорами триггеры 22.и устанавливаются ц, "1" и формируют сигналы (TO. которые через элементы 11.9, 19.1, 11,3 формируют сигнал ПП = "1", 5 устанавливающий в "1" трйггер 23.3, состояние которого индицируется регистром 28 идентификации. При успешной обработке сигнала ПР. = j + 2 от 1О () + 2) процессора поступает сигнал

Г; = )+2 = "1", устанавливающий в

"1" триггер 26.n = j + 2, сигнал с которого формирует сигналы БТО

= "1" БПР = "О" КО Г = )+2

1 1 э 3 1

= "1". Сигнал БПР; = "О" через элементы 11.5, 11.6. 6.и соответственно сбрасывает значение счетчика 29 времени, блокирует выдачу сигнапов t0, и ПР, . Сигнал БТО = ".1" разрешает 2О установку в "1" триггеров 22.и сигналами ОШ = n = "1", при выполнении контрольной программы (j = i), () +

+ 2) процессорами в синхронном режиме, который включается по сигналу 26

КО Г = Д + 2 = "1".

Таким образом, поступающие сигналы. ОШ = и = "1" запоминаются и не

1 прерывают выполнение контрольной ЗО программы, кроме сигнала ОШ = j+2

= "1", поступившего на (j + 2) процессора. По сигналу ОШ; = j + 2

= "1" выполняется последоватеЛьность переключений, аналогичная выполненной по сигналу ОШ = i в асинхронном

J режиме выполнения контрольной программы и обозначенной на временной диаграмме номером V. Сигналы КО„

Г; = "1", КО Г, = )+2 = "1" с выходов 4О триггеров 24.n = j = i 24.n =

= )+2 поступают в многоканальный коммутатор, подключающий сигналы . (j и), (и = j +2) процессоров к схеме 2 сравнения, реализующей функцию сложения по модулю два одноименных сигналов, и производят включения (,1 = i = n), ()+2 = n)., процессоров в синхронный режим выполнения контрольной программы.

6О

При сравнении сигналов процессоров с выходом схемы 2 сравнения сигHBJlbI формируют сииHBJI БСИ вЂ” 1

При несравнении с прямого выхода элемента И 11.14 сигнал БСИ " = "0" поступает в () = i = и), ()+2 = n) процессоры, из которых (j + 2) процессор при программируемой ошибке не формирует сигнал РБСИ; +2 "1", При

6 непрограммируемой ошибке сигнал

РБСИ; = )+2 = "1" через элементы

11.8, 11.7, 11.4 формирует сигналы

СНОК О," = "О",, УТПО .= ",1", по которым соответственно устанавливаются в "0" триггеры 23.2, 24.и и устанавливается через элемент 14.n = j в"1" триггер 25,и =- j = i памяти ошибки. При несравнении с выходов шифратора 3 сигналы адреса несравнившегося сигнала осуществляют асинхронную установку в "1" соответствующие разряды регистра 27,n = j индикации. Сигнал БК = "1" с выхоIJ да триггера 23 ° 2 разрешает установку в ".1" триггера 24.n = j+1 а сигнал с инверсного выхода триггера 25.n = — запрещает установку в "1" триггера 24.n =.j =: i и блокирует изменение кода в регистре 27.n = J

По окончании действия сигнала

СНОК," О, = "О" формируется сигнал

БСИ," = ",1" и одновременно включаются триггеры 24.n = j+1,,24.n = )+2, по сигналам которых выполняется последовательность переключений, аналогичная выполненной при контроле (n = j = i) процессора и обозначенная на временной диаграмме номером

VIII.

По окончании контроля процессоров с инверсных выходов, установленных в "1" триггеров 25.и, сигналы, равные значению "О", запрещают по входам элементов 13,и действие сигналов ТО и через элементы 13.п, 11.10, 11.13, 11.11 формируют сигнал

СОК О; = "О", устанавливающий триг геры блока 4 управления в "0", кроме триггеров 25.и установка в "0" которых осуществляется сигналом сел.С вЂ” "0" по окончании восстановления в работоспособное состояние процессоров, а также сигналы, равные значению "1", с прямых выходов триггеров

= "1", 26.и = j+2 = "1", через элементы 2l.n = j = i, 15.n = j,2, 21.n=

= j+1 формирует сигналы ОК = i = n=

= и = "1",, блокирующие выдачу сигналов Ош = i = "1", ОШ,1 =,)+1

Использование в устройстве одновременного сравнения выходных сигналов процессоров при сравнительно минимальных аппаратных средствах увеличивает точность локализации неисправности, кроме того, процесс кон7 13 троля автоматический и может быть использован при отладке цифровых вычислительных машин.

Практически устройство реализуется с применением интегральных микросхем, сравнимых по быстродействию с интегральными микросхемами, применяемыми в процессорах.

57957 дами элементов И второй и третьей групп выходы элементов И второй, третьей и четвертой групп соединены соответственно с первыми, вторыми и третьими входами элементов ИЛИ первой группы, выходы первого и второго элементов И пятой группы соединены с первыми входами соответственно первого и второго элементов И первой

10 формула изобретения группы и соответственно с первым и вторым входами первого элемента ИЗИ второй группы, выходы нечетных — с третьего по (р-1)-й и выходы четныхс четвертого по р-й, где p=2(n-1),элементов И пятой группы соединены соответственно с первыми и вторыми входами элементов ИЛИ третьей группы, выход первого элемента И шестой группы соединен с единичным входом первого триггера первой группы, выход второго элемента И шестой группы соединен с единичным входом второго триггера первой группы, выход третьего элемента И шестой группы

Устройство для диагностики многопроцессорной системы, содержащее блок управления и схему сравнения, отличающееся тем, что, с целью повышения точности диагностики за счет одновременного сравнения выходных сигналов процессоров, устройство содержит многоканальный коммутатор и шифратор, причем группа информационных входов многоканального коммутатора является группой входов устройства для подключения к информационным выходам с первого по и-й процессоров, управляющий вход многоканального коммутатора соединен с выходом "Коммутация по ошибке и готовности" блока управления, группа выходов многоканального коммутатора соединена с группой входов схемы сравнения, группа выходов которой соединена с группой входов шифратора и группой входов сигналов ошибки блока управления, входы шифратора являются выходами устройства для подключения к информационным входам с первого по п-й процессоров и соединены с группой входов команды блока управления, выходы "Блокировка синхронизации", "Коммутация по ошибке и готовности", "Прерывание" и "Окончание" блока управления являются выходами устройства для подключения к входным шинам управления с первого по и-й процессоров, входы "Ошибка", "Разрежение блокировки синхронизации", "Селективный сброс" и "Готовность" блока Управления являются входами устройства для подключения к выходным шинам управления с первого по и-й процессоров, причем блок управления содержит одиннадцать групп элементов И, пять групп элементов ИЛИ, пять групп триггеров, блок регистров индикации, регистр идентификации, счетчик времени, причем выходы элементов И первой группы образуют выход "Прерывание" блока управления и соединены с первыми вхо15

25 соединен с единичным входом третьего триггера первой группы, выход четвертого элемента И шестой группы соединен с первыми входами элементов

И седьмой группы, выход пятого элемента И шестой группы соединен со счетным входом счетчика времени, выход шестого элемента И шестой группы соединен с вторыми входами элементов

З5 И втоРой группы, выход седьмого элемента И шестой группы соединен с нулевым входом второго триггера-первой группы и с нулевыми входами триггеров второй группы, с первыми входа40 ми четных элементов И восьмой группы, с первыми входами нечетных элементов

И восьмой группы, с первым входом второго элемента И шестой группы, прямой и инверсный выходы восьмого

45 элемента Ишестой группы соединены соответственно с первыми входами четвертого и седьмого элементов И шестой группы, выход девятого элемента И шестой

:группы соединен с первым входом,тре50 тьего элемента И шестой группы, выход десятого элемента И шестой группы соединен с первыми входами элементов И девятой группы и с первым входом одиннадцатого элемента И шестой

55 группы, выход двенадцатого элемента

И шестой группы соединен с нулевыми входами триггеров третьей и четвер. той групп, с нулевым входом первого триггера первой группы, с первым вхо1357957

10 дом первого и вторыми входами четвертогс, седьмого элементов И шестой группы и с первыми входами элементов

И четвертой группы, прямой выход тринадцagoro элемента И шестой группы соединен с вторыми входами. элементов И первой группы и с первыми входами пятого, шестого элементов

И шестой группы, инверсный выход тринадцатого элемента И шестой группы соединен с первым входом второго элемента ИЛИ второй группы и с вторым входом одиннадцатого элемента И шестой группы, инверсный выход одиннад." цатого элемента И шестой группы сое"" динен с первым входом двенадцатого элемента и шестой группы, прямой вы." ход четырнадцатого элемента И шестой группы является выходом блокировки синхронизации блока управления, инверсный выход четырнадцатого элемента И шестой группы соединен с первым входом восьмого элемента И шестой группы„ выходы элементов И седьмой группы соединены с единичными входами триггеров пятой группы, выходы четных и нечетных элементов .И восьмой группы соединены соответственно с первыми и вторыми входами элементов ИЛИ четвертой группы, выходы элементов И девятой группы соединены с

Первыми входами элементов ИЛИ пятой

v группы, прямые выходы элементов И десятой группы соединены с вторыми

Входами нечетных элементов И восьмой. г р уппы, инверсные выходы с первого

По п-й элементов И девятой группы соединены соответственно с третьими входами с третьего по (2n-1)-й элементов И восьмой группы, с четвертыми входами с пятого по (2n-1)-й элементов И восьмой группы, с (n+1)-ми входами, начиная с 2п-1, элементов

И восьмой группы, инверсные выходы элементов И одиннадцатой группы соединены с второго по (n+1)« и входами двеннадцатого элемента И шестой группы, выходы элементов ИЛИ первой группы соединены с единичными входами триггеров четвертой группы, прямой выход первого элемента ИЛИ второй группы соединен с вторыми входами первого и второго элементов И шестой группы и с. третьим входом одиннадцатого элемента И шестой группы, инверсный выход первого элемента ИЛИ второй группы соединен с вторым вхоp

ИЛИ пятой группы образуют выход

tl II

Окончание блока управления, прямой выход первого триггера первой группы соединен с вторыми

1 входами пятого и шестого элементов И шестой группы, инверсный выход пер, вого триггера первои группы соединен

20 с вторым входом второго элемента ИЛИ второй группы„ инверсньй выход второго триггера первой группы соединен с третьим входом первого элемента И восьмой группы и с четвертыми входа2> ми нечетных элементов И восьмой группы, выход третьего триггера первой группы соединен с входом записи регистра идентификации„ выходы триггеров второй группы соединены с вторыЗО ми входами элементов И седьмой груп.пы и образуют выход "Коммутация по ошибке и готовности" блока управления, прямые выходы триггеров третьей группы соединены с первыми входами

ЗБ элементов И одиннадцатой и вторыми входами четных элементов И восьмой групп и с вторыми входами элементов

И девятой группы, инверсные выходы триггеров третьей группы соединены

40 с входами тринадцатого:элемента И шестой группы и с третьими входами элементов И седьмой группы, прямые выходы триггеров четвертой группы со; единены с первыми входами элементов

45 И пЯтОЙ группы и с (и 1)-MH вхОдами четных элементов И пятой группы, с входами девятого элемента И шестой группы, с вторыми .входами элементов

И одиннадцатой группы и с первыми

60 входами элементов И десятой группы, инверсные выходы триггеров четвертой группы соединены с вторыми входами элементов И пятой группы и с (п-2)ми входами нечетных элементов И пятой группы, прямые выходы триггеров пятой группы соединены с вторыми входами элементов ИЛИ пятой группы и с информационными входами регистра идентификации, инверсные выходы триг11 1357957

12 герон пятой групп соединены с вто- .. группы, с четвертыми входами элеменрыми входами элементов И десятой тов И седьмой группы, с (n+2)-м вхогруппы и с блокировочными входами дом двенадцатого элемента И шестой . регистров индикации блока регистров группы и с нулевым входом третьего индикации, входы 1 отовность", "Раз- триггера первой группы, группа вхорешение блокировки синхронизации".и дов сигналов ошибки блока управления и I1

Ошибка блока управления соединены соединена с входами четырнадцатого соответственно с единичными входами элемента И шестой группы, группа триггеров третьей группы, с вторым 10 входов команды блока управления соевходом восьмого элемента И шестой динена с информационными входами регруппы, с вторыми и третьими входами гистров индикации блока регистров инэлементов И соответственно третьей и дикации, выход счетчика времени соечетвертой групп, вход "Селективный динен с третьим входом шестого элесброс блока управления соединен с мента И шестой группы.

1t нулевыми входами триггеров пятой фиг. 2

1357957

1357957

УСТРОЙСТВО ДЛЯ ДИАГНОСТИКИ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ

А сик)срон.

pw. /вра

prem 2 !

;=1 ормиро а нио скакс 0; =„О оа

Ус пако ка

rr. =„1"

Про3ол)кать кон))) рапьную

Программ

prem

Ра 7 сеп. С„ =0 не))) б ос//С=„О

) Юь)в7ать сигкап cen.C =,0"

11

/- емонт

/7опный о о«аз

cucmc ì ы ииои.

«авсии 27п, 28 с/а 15 кет Ос =-/"

prem

ОЫ =„f" ) оа

prem

f:=

С )л да

Угтаноока

Tf; л i"!

Я

cmapro/)g а

ro,=i =„!" нет

200///. 0.

2/ с!)оркирооо.ии снок, о,= 0"

25 !

7родоп.жить гврогра мму

8updamb сигкапОф =, !"

27

7poqecc ору в . п poв/опии)в7ь асин« . е)вс

29

Выдать гиг

pranОК; =„!" о! вРорморооеание

СОК/.О =„0" 4 .

At нет Р/// = / .I

) с/а

Устаноька О; =„1)/ет !2

rnn, =„o

7 аа

gd pdamb гиг)ranП/ =л! да нет 22

/c//„, = g

) л да

p/ent2rp

Р6С// 1

20 срормиро ание

СНО/С, ; 0с лл0"

yrn0J =„1

prem 2о

ref>t„1

Оа

Ус)))аноо «а жар.,*„("

Запрос на выполнение контрольной программы i-м процессором в асинхронном режиме

П ll

Формирование сигналов БПР, = О

БТО =вв1"в 24n="1" выполнение

1 прorраммы.

Анализ непрограммируемой ошибки i-ro процессора, "при OLI,.="1" - переход к . выполнению контрольной программы Ц-ми процессорами в синхронном режиме.

Запрос на выполнение контрольной программы Ц-ми процессорами в синхронном режиме. и вв

Формирование сигналов БК = О

КО Г ="1" для j-го процессора; устав новка триггеров: 23 ="1", 23, ="1", 24 ="1"; включение счетчика времени. вв

Анализ состояния триггера переполнения по ошибке j-x процессоров.

Обработка прерывания 1-м процессором.

Формирование сигналов: БПР; = О вв вв.

БТО = " 1 " КО Г = " 1 " для i- го процесс сора, который переключается в синхронный режим для выполнения контрольной программы.

При ОШ ="1" - прерывание выдается в в следующий работоспособный процессор.

Анализ — i-м процессором ошибки;

РБСИ ="1" — означает наличие непрог1 раммируемой ошибки.

Формирование сброса по несравнению и запоминание в 27п,28 - соответственно адресов ошибок и номеров процессоров.

Анализ напичия дополнительного запроса на контроль: При ТО; „="1" - в контроле участвуют J+k — процессор и процессор — i; -. ранее использовавшийся для контроля g-го процессор

При ОК "1" - i-й процессор перек ключается,в асинхронный режим

1357957 сн

Риг 5

Составитель. И. Нестеренко

Редактор М. Бланар, Техред Jl. Сердюкова Корректор М. Шароши

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5,Зак аз 6000/50

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4