Устройство для определения частот обращения к программам

 

Изобретение относится к вычислительной технике и может быть использовано для получения характеристик программ. Устройство содержит регистр 1 кода операции (модуля), на который принимается-код модуля ОС, вызванного выполняемой программой, блок 10 буферной памяти, который предназначен для хранения кодов модулей ОС и частот обращений к ним, счетчик 8 адреса, который обеспечивает адресацию в блоке буферной памяти , блок элементов И 2, элементы 3, 4 задержки, злементы ИЛИ 5, 6, 7, дешифратор 11, элемент И 12, блок 13 элементов ИЛИ. Устройство позволяет определять частоты использования модулей операционной системы во время выполнения исследуемой программы. 1 3.п. ф-лы, 1 ил. i (Л гг ZS

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 F 11 28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А8ТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3906570/24-24 (22) 07.06.85 (46) 07.12.87. Бюл. М 45 (72) В.А.Батраков, В.И.Сущев, С.В.Назаров, С.Л.Вилков и А.С.Омельченко (53) 681.3(088.8) (56) Фараджев B,А. и др. Комплекс аппаратных средств ЭВМ для отладки программ реального времени. — УСиМ, 1980, М 1, с. 49-51.

Авторское свидетельство СССР

Ф 980096, кл. G 06 Г ll/26, 1982.. (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕКИЯ ЧАСТОТ ОБРАИЕИИЯ К ПРОГРАМИАИ (57) Изобретение относится к вычислительной технике и может быть использовано для получения характерис„„SU„„13579 3 А1 тик программ. Устройство содержит регистр 1 кода операции (модуля), на который принимается-код модуля ОС, вызванного выполняемой программой, блок 10 буферной памяти, который предназначен для хранения кодов модулей ОС и частот обращений к ним, счетчик 8 адреса, который обеспечивает адресацию в блоке буферной памяти, блок элементов И 2, элементы 3, 4 задержки, элементы ИЛИ 5, 6, 7, дешифратор 11, элемент И 12, блок 13 элементов ИЛИ. Устройство позволяет определять частоты использования модулей операционной системы во время выполнения исследуемой программы.

1 э.п. ф-лы, 1 ил.

1

Изобретение относится к вычисли- " тельной технике и может быть использовано при отладке программ, а также для определения частоты использования модулей операционной системы (ОС) при решении задач оптимизации структуры ОС.

Цель изобретения — расширение клас са решаемых задач .за счет запоминания частот обращения к модулям ОС во время выполнения исследуемой програмMbl °

Структурная схема устройства для

; отладки программ приведена на черте.же.

Устройство для определения частот обращения к программам содержит регистр 1 кода операции, блок 2 элементов И, первый 3 и второй 4 элементы задержки, первый 5, второй 6 и третий

7 элементы ИЛИ, счетчик 8 адреса, триггер 9, блок 10 буферной памяти, содержащий дешифратор 11, элемент И

12, блок 13 элементов ИЛИ и N запоминающих ячеек (где М - количество модулей ОС, имеющих уникальные имена)„ каждая из которых имеет регистр 14, первый 15 и второй 16 блоки элементов И, элемент И 17, элемент ИЛИ 18, счетчик 19 импульсов и схему 20 сравнения, информационный вход 21, тактовый вход ?2, вход 23 чтения, вход

24 начальной установки, вход 25 признака окончания считывания, выход 26 готовности, выход 27 результата.

Устройство работает следующим образом.

Первоначально на вход 24 устройства поступает сигнал сброса, который устанавливает в нулевое состояние все регистры 14 и счетчики 19 блока 10 буферной памяти (БП), через третий элемент ИЛИ 7 сбрасывает счетчик 8 адреса, а через первый элемент

ИЛИ 5 — триггер 9. На единичном выходе триггера 9 устанавливается низкий потенциал, который через выход

26 устройства выдается в ЭВ11, сигнализируя о готовности устройства в режиме записи информации в буферную память. Высокий потенциал с инверсного выхода триггера 9 поступает начетвертый вход первого блока 15 элементов И всех ячеек БП, разрешая тем самым запись информации s БП. Код, установленный на группе выходов счетчика 8 адреса (нулевой код), поступает на дешифратор 11 БП, На соответствующем выходе дешифратора ll (пер7963 вом) устанавливается высокий потенциал, который поступает на первый вход первого блока 15 элементов И соответствующей ячейки (первой) БП, разрешая тем самым запись информации в данную ячейку БП. Устройство к работе готово.

При обращении исследуемой програм10 мы к ОС 3ВМ вырабатывает сигнал,который поступает на вход 22 устройства.

Одновременно по группе информационных входов 21 устройства поступает соответствующий код модуля (уникаль15 ное имя) который через блок 2 элементов И принимается в регистр 1 кода операции. Этот код с группы информационных выходов регистра 1 кода операции поступает на второй вход первого блока 15 элементов И каждой ячей20 ки БП. Сигнал, поступающий на вход

22 устройства, проходит через второй элемент 4 задержки и поступает на тактовые входы схем 20 сравнения всех

25 ячеек БП (на обоих выходах схем ?О сравнения при отсутствии управляющего .сигнала присутствуют низкие потенциалы). На первую группу информационных входов схемы 20 сравнения каждой ячейки БП поступает код, храня30 щийся в данныи момент времени на регистре 1 кода операции. На вторую группу информационных входов схемы

20 сравнения каждой ячейки БП поступает код, хранящийся в данный момент

35 времени на регистре 14 соответствующей ячейки БП. Возможны два случая.

В случае;..если ни в одном регистре

14 ячеек ЬП не содержится код, соответствующий коду имени вызываемого

40 модуля ОС (а при первом обращении так и будет), все схемы 20 сравнения при поступлении управляющего сигнала вырабатывают на втором выходе сигнал. несравнения. Тогда на выходе элемен45 та И 12 БП формируется сигнал, который поступает на второй вход элемента И 17 и третий вход первого блока

15 элементов И всех ячеек БП. По этому сигналу содержимое регистра 1 ко50 да операции через соответствующий первый блок 15 элементов И ячейки переписывается в регистр 14 ячейки БП, в которую дешифратором ll БП разрешена запись (в начале работы в пер55 вую ячейку). Этот же сигнал, пройдя через соответствующие элемент И 17 и элемент ИЛИ 18, заносит в счетчик

19 данной ячейки (первой) БП единицу. Сигнал с выхода элемента И 12

3 135796

БП поступает также на вход первого элемента 3 задержки. Сигнал, формируемый на выходе первого элемента 3 . задержки, пройдя через второй элемент

ИЛИ 6, увеличивает. содержимое счетчика 8 адреса на единицу. Тем самым определяется смежная ячейка блока

10 БП для записи информации при возникновении ситуации аналогичной вы- 10 ше описанной.

В случае, если в регистре 14 одной из ячеек блока 10 БП к моменту прихода сигнала на первый управляющий вход 22 устройства хранится код модуля ОМ, к которому обращается программа, то с лриходом сигнала на тактовый вход схем 20 сравнения толь.ко соответствующая схема 20 сравнения выработает на первом выходе сигнал 20 сравнения, который.через соответствующий элемент ИЛИ 18 увеличивает содержимое соответствующего счетчика

19 на единицу.

В момент окончания работы исследу- 25 емой программы (пакета программ) в блоке 10 БП хранится информация, содержащая коды уникальных имен модулей

0С и частоты обращений к ним.

Считывание содержимого блока 10

БП осуществляется следующим образом.

ЭВМ вырабатывает сигнал, который поступает на второй управляющий вход

23 устройства. Этот сигнал устанавливает в единичное состояние триггер

9. На единичном выходе данного послед-З5 него устанавливается высокий потенциал, который через выход 26 устройства выдается в ЭВМ, сигнализируя о готовности устройства к работе в ре40 жиме чтения. Высокий потенциал с единичного выхода триггера 9 поступает . на второй вход второго блока 16 элементов И всех ячеек БП., разрешая тем самым считывание информации из блока

10 БП. Одновременно управляющий сигнал, поступающий на второй управляющий вход 23 устройства, через третий элемент ИЛИ 7 устанавливает в нулевое состояние счетчик 8 адреса. Появляющийся высокий потенциал на соответствующем выходе дешифратора 11 БП (первом), поступая на первый вход второго блока 16 элементов И соответствующей ячейки БП (первой), разрешает считывание информации, хранящейся в данной ячейке БП (содержимого регистра 14 и счетчика 19). Эта информация через блок 13 элементов

ИЛИ БП поступает на группу информационных выходов 27 устройства. На четвертый управляющий вход 25 устройства из ЭВМ начинают поступать сигналы с частотой, обеспечивающей считывание информации из одной ячейки

БП. Каждый такой сигнал через второй элемент ИЛИ 6 увеличивает содержимое счетчика 8.адреса, тем самым разрешая считывание информации из смежной ячейки блока 10 БП. После считывания информации из последней ячейки БП очередной сигнал, поступающий на четвертый управляющий вход 25 устройства, обнуляет счетчик 8 адреса и импульс сквозного переноса поступает с выхода переполнения счетчика 8 адреса через первый элемент ИЛИ 5 на вход установки в нулевое состояние триггера 9. На единичном выходе последнего появляется нулевой потенциал, который запрещает считывание информации. Одновременно он поступает через выход 26 устройства в ЭВМ, сигнализируя об окончании режима чтения.

Формула изобретения

Устройство для определения частот обращения к программам, содержащее регистр кода операции, блок элементов И, первый элемент задержки, первый и второй элементы ИЛИ, счетчик адреса, триггер и блок буферной памяти, причем вход начальной установки устройства соединен с первым входом первого элемента ИЛИ, выход первого элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого соединен со счетным входом счетчика адреса, информационный выход счетчика адреса соединен с адресным входом блока буферной памяти, информационный выход которого является выходом результата устройства, единичный выход триггера соединен с входом чтения. блока буферной памяти, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет возможности определения частоты обращения к модулям операционной системы во время выполнения исследуемой программы, в него введены второй элемент задержки и третий элемент ИЛИ, причем вход начальной установки устройства соединен с входом сброса блока буферной памяти, 135 и с первым входом третьего элемента

ИЛИ, выход которого соединен с входом начальной установки счетчика адреса, вход чтения устройства соединен с единичным входом триггера и вторым входом третьего элемента ИЛИ, выход переполнения счетчика адреса соединен с вторым входом первого элемента ИЛИ, выход которого соединен с нулевым входом триггера, инверсный выход которого соединен с входом записи блока буАерной памяти, единичный выход триггера является выходом готовности устройства, вход признака окончания считывания устройства соединен с вторым входом второго элемента ИЛИ, информационный вход и тактовый вход устройства соединены соответственно с первым и вторым входами блока элементов И, выход которого соединен с информационным входом регистра кода операции, тактовый вход устройства через второй элемент задержки соединен с тактовым входом блока буферной памяти, выход регистра кода операции соединен с информационным входом блока буферной памяти, выход признака наличия информации блока буАерной памяти соединен с входом первого элемента задержки.

Составитель И.Сигалов

Техред Л.Сердюкова

Редактор Л.Лангаэо

Корректор Л.Пилипенко

Заказ 6000/50 Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,Ж-35, Раулская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

2. Устройство по п. l, о т л и— ч а ю щ е е с я тем, что блок буАерной памяти содержит денифратор, блок элементов ИЛИ, элемент И и N запоминающих ячеек (где И вЂ” количество слов буферной памяти).блока буферной памяти, каждая из которых содержит регистр, первый и второй блоки элементов И, элемент И, элемент ИЛИ, счетчик и схему сравнения, причем адресный вход блока соединен с входом

79б3 В деюифратора, i-й выход деюифратора (i=1,N) соединен с первыми входами первого и второго блоков элементов И

5 и первым входом элемента И соответствующей 1-й ячейки, выход несравнения схемы сравнения i-й ячейки (i=1 N) соединен с соответствующим < -м входом элемента И, выход которого является выходом признака наличия информации

Блока, выход BToporo блока элементов

И -й ячейку (i=1,N) соединен с соответствующим i-м входом блока элементов ИЛИ, выход которого является ин5 формационным выходом блока, в каждой . ячейке блока первая группа инАормационных входов и тактовый вход схемы сравнения подключены соответственно к информационному и тактовому входам блока, второй, третий и четвертый вхо« ды первого. блока элементов И подключены соответственно к информационному входу, выходу признака наличия информации и входу записи блока, вто5 рой вход элемента И подключен к выхо. ду признака наличия информации блока,,второй вход второго блока элементов И подключен к входу чтения блока, входы начальной установки регистра и счетчика подключены к входу сброса блока, выход первого блока элементов

И соединен с входом регистра, группа разрядных выходов которого соединена с второй группой информационных входов схемы сравнения, выход сравЗ5 нения которой соединен с первым входом элемента ИЛИ, выход элемента И соединен с вторым вход0м:элемента

ИЛИ, выход которого соединен со счет.нь!м входом счетчика, выходы разрядов ао регистра и счетчика соединены с третьими входами соответствующих элементов И второго блока.