Устройство сопряжения процессора с памятью

 

Изобретение относится к области вычислительной техники и может быть использовано в устройствах управления обменом процессора с памятью. Целью изобретения является повьшение достоверности функционирования и быстродействия. Устройство содержит сдвиговые регистры 1, 2 групп, элементы И 3, 4, 5, 23 групп, счетчик 6, блоки 7, 25 памяти, формирователь 9 импульсов, двунаправленный коммутатор 12, коммутатор 10, элемент НЕ 11, элементы ИЛИ 21, 24, групп, группу блоков памяти, блок групп 22 элементов И, регистр 8. Цель изобретения достигается за .счет введения режимов ускоренного считывания информации и обхода неисправных ячеек памяти. 1 з.п. ф-лы, 2 ил. (О (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19)SU

А1 (5D 4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Х A BTOPCHOIVIV СВИДЕТЕЛЬСТВУ (21) 3891611/24-24 (22) 29.04.85 (46) 07.12.87. Бюл. М- 45 (71) Московский энергетический институт (72) H.H.Àíäðååâà и Г.А.Бородин (53) 681 . 32 (088. 8) (56) Авторское свидетельство СССР

1056267, кл. G 06 F 9/00, 1981.

Авторское свидетельство СССР

11 - 1248966, кл. С 06 F 9/00,,1984. (54) УСТРОЙСТВО СОПРЯ111ЕНИЯ ПРОЦЕССОРА С IIAMHTblo (57) Изобретение относится к области вычислительной техники и может быть использовано в устройствах управления обменом процессора с памятью.

Целью изобретения является повышение достоверности функционирования и быстродействия. Устройство содержит сдвиговые регистры l 2 групп, элементы И 3, 4, 5, 23 групп, счетчик

6, блоки 7, 25 памяти, формирователь 9 импульсов, двунаправленный коммутатор 12, коммутатор 10, элемент НЕ 11, элементы ИЛИ 21, 24, групп, группу блоков памяти, блок групп 22 элементов И, регистр 8.

Цель изобретения достигается за .счет введения режимов ускоренного считывания информации и обхода неисправных ячеек памяти. 1 з.п. ф-лы, 2 ил.

1357968

Изобретение относится к вычислительной технике, а именно к устройствам. для управления обменом информаци.. ей, и может быть использовано при организации обмена информацией между различными блоками вычислительных систем.

Целью изобретения является повышение достоверности функционирования и повышение быстродействия.

На фиг.l представлена функциональная схема предлагаемого устройства; на фиг.2 — то же, вариант.

Устройство содержит сдвиговые регистры первой 1 и второй 2 групп, элементы И первой 3, второй 4 и третьей 5 группы, счетчик 6, первый блок 7 памяти, регистр 8, формирователь 9 импульсов, коммутатор 10, элемент НЕ 11, двунаправленный коммутатор 12, информационные входы-выходы

13, вход 14 начальной установки, вход 15 тактовых импульсов, вход 16 управления режимом обмена, вход 17 разрешения работы, информационные входы 18 и информационные выходы 19, вход 20 управления приемом информации, первую группу элементов ИЛИ 21 блок элементов группы 22 И, элементы

И 23 четвертой группы, элементы ИЛИ

24 второй группы, второй блок 25 па-. мяти, второй вход 26 управления режимом обмена в устройстве.

Устройство работает следующим образом.

Пусть имеется ЗУ на цилиндрических магнитных доменах (ЦМД ЗУ), состоящее более чем из одной микросборки. Каждая микросборка типа К1602РЦ2 имеет 282 регистра хранения, причем

260 из них основные, а 22 резервные, предназначенные для замены основных дефектных регистров. В соответствии с организацией Ц1Щ ЗУ устройство управления содержит 23-х разрядные регистры группы 2. Количество регистров в группе определяется количеством параллельно работающих 1ЩД-микросборок. Информация о наличии и местоположении дефектов каждой микросборки хранится в блоке 7 памяти, причем каждый разряд блока соответствует одной ЦИД-микросборке, а его содержимое определяет годность — "1" или дефектность — "0".

В режиме начальных установок на входе 16 устанавливают режим работы: логическая "1" — запись в ЦМД ЗУ, 10

55 щий прямой выход регистра 8 "1", а следовательно, элемент И 5 открыт и информация записывается в блок 25 памяти. Если очередной регистр хранения i-го микросборки дефектен, то элемент И 5 закрыт,, в блок 25 памяти записывается "неинформационный ноль, а "1" в регистре 1 сдвигается на один разряд вправо. В результате в следующем такте через блок элементов И 22 проходит информация второго (слева) разряда регистра 2.

Таким образом, принимаемая от процессора информация "разбавляется" нулями в тех позициях, которые соответствуют дефектным регистрам хранения 1ЩД-микросборок. После того как . расширенный поток принят в блок 25 памяти (с частотой работы процессора), данные поступают на запись в

ЦЩ ЗУ, частота работы которого в 1015 раз меньше частоты работы процессора.

В режиме считывания информации необходимо принять информацию из ЦМДмикросборок и освободить ее от "неинформационных" нулей, соответствующих адресам дефектных регистров хранения.

Поскольку в общем случае адреса дефектных регистров в различных микросборках не совпадают, то для выравнивания разрядов одного слова необходимо осуществить общую задержку на логический "0" — считывание из ЦИД ЗУ, ;на входы 20 подают сигнал управления: при использовании регистров К155ИР13 первоначально устанавливают режим параллельного занесения информации по первому нлн второму информационному входам (регистров !), а затем устанавливают режим сдвига вправо при записи и влево при считывании.

На вход 14 подают сигнал начальной установки, по окончании которого счетчик 6 и регистры 2 обнуляются, а в регистры l заносится "1".

В режиме записи информации в

ЦМД ЗУ на вход 17 подают сигнал вклю. чения блока 12, а на вход 16 — логическую "1". Поскольку "1" в режиме записи в регистрах 1 записана в последнем (справа) разряде, то информация, принимаемая от процессора в последний ("права) разряд регистров 2, через блок элементов И 22 и элемент

ИЛИ 21 поступает на элемент И 5. Если регистр хранения i-го ЦМД-микросборки бездефектен, то соответствую1357968

40

50

23 такта. Устройство работает так же, как и при записи, за исключением того, что первоначально логическая 1" в регистрах 1 заносится в первый (справа) разряд, а при каждом чтении из дефектного регистра хранения, эта

"1" сдвигается влево.

При использовании блока 25 памяти информация первоначально заносится в него, а затем быстро считывается в процессор.

Формула изобретения

1. Устройство сопряжения процессора с памятью, содержащее первую и вторую группы сдвиговых регистров, первую, вторую, третью группы элементов И, счетчик, первый блок памяти, регистр, формирователь импульсов, выход которого соединен с первым входом каждого элемента И первой и второй групп, вход начальной установки каждого сдвигового регистра первой и второй групп соединен с входом начальной установки счетчика и является входом начальной установки устройства, вход формирователя импульсов соединен са счетным входом счетчика и является входом тактовых импульсов устройства, выход каждого элемента И первой группы соединен с синхровходом соответствующего сдвигового регистра первой группы, выход каждого элемента И второй группы соединен с синхровходом соответствующего сдвигавого регистра второй группы, выходы элементов И третьей группы являются информационными выходами устройства, а первый вход каждого элемента И третьей группы соединен с выходом соответствующего разряда регистра, информационные входы регистра соединены с выходами первого блока памяти, адресный вход которого соединен с выходом счетчика, а т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования, она дополнительно содержит первую группу элементов ИЛИ, группу блоков элементов И, элемент НЕ, коммутатор, двунаправленный коммутатор, информационные входывыходы которого являются информационными входами-выходами устройства, первая группа информационных входов коммутатора является информационными входами устройства, вторая группа информационных входов коммутатора сое5

30 динена с выходами двунаправленного коммутатора, вход управления режимом которого соединен с управляющим входом коммутатора, входом элемента НЕ, с первым информационным входом каждого сдвигового регистра первой группы и является первым входом управления режимом обмена устройства, стробирующий вход двунаправленного коммутатора является входом разрешения работы устройства, выход элемента НЕ соединен с вторым информационным входом каждого сдвигавого регистра первой группы, каждый выход коммутатора соединен с информационным входом соответствующего сдвигового регистра второй группы, входы управления приемом информации каждого регистра первой группы являются входами управления приемом информации устройства, второй вход каждого элемента И первой группы соединен с инверсным выходом соответствующего разряда регистра, второй вход каждого элемента И второй группы соединен с прямым выходом соответствующего разряда регистра, синхровход которого соединен с входом тактовых импульсов устройства, выходы элементов ИЛИ первой группы соединены с вторыми входами соответствующих элементов И третьей группы и с информационными входами двунаправленного коммутатора, выходы каждога из блоков элементов И соединены с входами соответствующего элемента

ИЛИ первой группы, первый вход каждого блока элементов И группы соединен с выходом соответствующего сдвиговога регистра первой группы, второй вход каждого блока элементов И группы соединен с выходом соответствующега сдвигавога регистра второй группы.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что, с целью повышения быстродействия, дополнительно содержит четвертую группу элементов И, вторую группу элементов ИЛИ и второй блок памяти, выходы которого являются информационными выходами устройства и соединены с ине формационными входами двунаправленного коммутатора, адресный вход второго блока памяти соединен с выходом счетчика, вход выборки второго блока памяти соединен с входом тактовых импульсов устройства, вход управления режимом второго блока памяти является вторым входам управления режимом

1357968

Составитель M.Ñèëèí

Техред Л.Сердюкова Корректор Г.Решетник

Редактор О.Головач

Заказ 6000/50

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, lK-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 обмена устройства, первый выход каждого элемента И четвертой группы соединен с первым входом управления режимом обмена устройства, второй вход каждоro элемента И четвертой группы соединен с выходом соответствующего элемента ИЛИ первой группы, первый вход каждого элемента ИЛИ второй группы соединен с выходом соответст,вующего элемента И третьей группы, а второй вход каждого элемента ИЛИ

5 второй группы соединен с выходом соответствующего элемента И четвертой группы, выходы элементов ИЛИ второй группы соединены с информационными входами второго блока памяти.