Сигнатурный анализатор

 

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых узлов , имеющих выходы с тремя .состояниями . Целью изобретения является повьшение быстродействия анализатора. Сигнатурный анализатор содержит первый компаратор 1, второй компаратор 2, первый элемент И 3, второй элемент И 4, первьй элемент НЕ 5, формирователь 6 временных сигналов, первый формирователь 7 сигнатур, второй формирователь 8 сигнатур, информационный вход 9, управляющий вход Старт-Стоп 10, синхровход 11, вход 12 начальной установки, второй элемент НЕ 13, третий элемент И 14, элемент ИЛИ 15. Сигнатурный анализатор обеспечивает формирование сигнатур в отдельности по уровням 1 и по уровню Z (третье состояние ) . При этом за счет уменьшения времени задержки в цепях информационных сигналов повышается быстродействие анализатора. 2 ил. (D

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„13? 7861 (51) 4 С 06 F 11/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 & (! е (i

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А BTOPCH0MV СВИДЕТЕЛЬСТВУ (21) 4066574/24-24 (22} 11.05,86 (46) 29 ° 02.88. Бюп. № 8 (71} Ленинградский электротехнический институт .им. В.И.Ульянова (Ленина) (72) И.E.Новиков (53) 681.3 .(088.8) (56) Авторское свидетельство СССР № 903898, кл. G 06 F 15/46, 1982.

Авторское свидетельство СССР № 1108452, кл. С 06 F 11/16, 1984. (54) СИГНАТУРНЫЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых узлов, имеющих выходы с тремя .состояниями. Целью изобретения является повышение быстродействия анализатора.

Сигнатурный анализатор содержит первый компаратор 1, второй компаратор

2, первый элемент И 3, второй элемент И 4, первый элемент НЕ 5, формирователь 6 временных сигналов, первый формирователь 7 сигнатур, второй формирователь 8 сигнатур, информационный вход 9, управляющий вход

"Старт-Стоп" 10, синхровход 11, вход

12 начальной установки, второй элемент НЕ 13, третий элемент И 14, элемент ИЛИ 15. Сигнатурный анализатор обеспечивает формирование сигнатур в отдельности по уровням "0 и

"1" и по уровню "2" (третье состояние). При этом за счет уменьшения времени задержки в цепях информационных сигналов повышается быстродействие анализатора. 2 ил.

1377861

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых узлов, имеющих выходы с тремя состояниями.

Цель изобретения — повышение быстродействия.

На фиг. 1 приведена функциональная схема сигнатурного анализатора; на фиг. 2 — пример выполнения форми- 10 рователя сигнатур.

Сигнатурный анализатор (фиг.1) содержит первый 1 и второй 2 компараторы, первый 3 и второй 4 элементы И, первый элемент НЕ 5, формирователь 6 временных сигналов, первый

7 и второй 8 формирователи сигнатур, информационный вход 9 сигнатурного анализатора, старт-стопный вход 10 сигнатурного анализатора, синхровход 20

11 сигнатурного анализатора, вход

12 начальной установки сигнатурного анализатора, второй элемент НЕ 13, третий элемент И 14, элемент ИЛИ 15.

Элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 и ре- 25 гистр 17 сдвига (фиг.2) образуют формирователь сигнатур.

Сигнатурный анализатор работает следующим образом.

Входная последовательность с выхо- 30 да контролируемого цифрового узла поступает на информационный вход 9 сигнатурного анализатора. Этот сигнал синхронизирован с внешним сигналом на старт-стопном входе 10. Формирователь 6 временных сигналов стробирует работу формирователей 7 и 8 сигнатур. Компараторы 1 и 2 обеспечи-. вают кодирование каждого бита входной последовательности в два бита следую- 40 щим образом: "1" — 11, "0" — 00, "Z" (третье состояние) — 01. Компаратор 1 является компаратором "1" и на его вход подается постоянное опорное напряжение V„ у Равное минимально 45 му значению уровня "1" (например

+2,4 В для стандартных ТТЛ схем).

Компаратор 2 является компаратором

"0" и на его вход подается опорное напряжение V равное максимальному значению уровня "0" (+0,4 В).

Если на вход 9 поступает бит с уровнем "1" (V > Ч „), то на выходах компараторов формируются сигналы 11, если на вход 9 поступает бит с уровнем "0" (V (V ), на выходах компара-55 торов 1 и 2 формируются сигналы 00, а при поступлении на вход 9 бита с уровнем, характеризующем третье состояние (Ч, (Ч с Ч „), на выходе первого компаратора 1 появляется нулевой сигнал, а на выходе второго компаратора 2 появляется единичный сигнал.

Перед началом работы сигнатурного анализатора на его вход 12 начальной установки подается сигнал, устанавливающий формирователи 7 и 8 сигнатур в начальное состояние, например сбрасывает их регистры 17 сдвига в

"0". На старт-стопный вход 10 подается сигнал, разрешающий синхронизацию сигнатурного анализатора по синхровходу 11. При поступлении на вход

9 сигналов "0" или "1" на первом и втором входах первого элемента И 3 появляются соответственно 00 или 11, разрешающие прохождение синхроимпульсов через него при разрешающем сигнале "1", с выхода формирователя 6 во втором случае и запрещающие прохождение синхроимпульсов через элемент И 14. Синхроимпульсы с выхода первого элемента И 3 или с выхода третьего элемента И 14 поступают на синхровход первого формирователя 7 сигнатур через элемент ИЛИ 15. Элементы НЕ 5 и 13 обеспечивают инвертирование сигналов с выходов обоих компараторов 1 и 2. Например, когда на выходах первого и второго компараторов 00, то с выходов элементов

НЕ 5 и 13 на первый и второй входы третьего элемента И 14 поступает комбинация 11, которая при разрешающем сигнале. "1" с выхода формирователя 6 обеспечивает прохождение синхроимпульсов с синхровхода 11 через элемент И 14; элемент ИЛИ 15 на синхровход первого формирователя

7 сигнатур. На информационный вход последнего поступают "0" и "1" с входа 9. Второй формирователь 8 сигнатур синхронизируется при поступлении на вход 9 сигнатурного анализатора сигнала "Z". В этом случае на выходах компараторов 1 и 2 появляются сигналы 01, 0 — поступает на вход элемента HE 5, инвертируется и "1" поступает на первый вход второго элемента И 4, на второй вход которого поступает "1" непосредственно с выхода второго компаратора 2 ° Если при этом с выхода формирователя 6 временных сигналов поступает "1", то разрешена подача синхросигналов на синхровход второго формирователя

1377861

РмгуФи сигюатуоы

Рие. 2

ВНИИПИ Заказ 875/46 Тираж 704 Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4 сигнатур. На информационный вход второго формирователя 8 поступают сигналы с выхода второго компаратора 2 и записываются в формирователь сиг5 натур по синхроимпульсам. Выходы формирователей сигнатур являются выходами сигнатуры и могут быть соединены с блоками индикации или с блоком сравнения прн автоматическом сравнении получаемых сигнатур с эталонными.

Формирователи сигнатуры осуществляют свертку поступающей на его информационный вход последовательности сигналов посредством сумматора по модулю два, построенного на четырех элементах ИСКПЮЧАНМЦЕЕ ИЛИ 16, и регистра 17 сдвига, на сдвиговый вход которого поступает свернутая последовательность с выхода сумматора по модулю два. Свертка осуществляется по синхроимпульсам, поступающим на синхровход регистра 17 сдвига.

Предлагаемый сигнатурный анализатор позволяет по сравнению с прототипом сократить время формирования сигнатур за счет уменьшения времени задержки в цепи информационных сиг30 налов.

Формула изобретения

Сигнатурный анализатор, содержащий формирователь временных сигналов, З5 два формирователя сигнатур, два компаратора, элемент НЕ и два элемента

И, причем вход пуска формирователя временных сигналов является управляю40 щим входом "Старт-стоп" анализатора, входы первого и второго компараторов объединены и подключены к информационному входу анализатора, выход первого компаратора соединен с входом элемента НЕ и первым входом первого элемента И, выход второго компаратора соединен с вторым входом первого элемента И и первым входом второго элемента И, выход элемента НЕ соединен с вторым входом второго элемента И, выходы формирователей сигнатуры являются выходами сигнатурного анализатора, отличающийся тем, что, с целью повышения быстродействия, анализатор содержит второй элемент НЕ, третий элемент И и элемент ИЛИ, причем информационный вход первого формирователя сигнатур подключен к информационному входу анализатора, выход второго компаратора соединен с входом второго элемента

HE и информационным входом второго формирователя сигнатур, выход второго элемента HE соединен с первым входом третьего элемента И, второй вход которого соединен с выходом первого элемента НЕ, треТьи и четвертые входы с первого по третий элементов И объединены между собой и подключены соответственно к синхровходу анализатора и выходу формирователя временных сигналов, выходы первого и третьего элементов И соединены с входами элемента ИЛИ, синхровходы первого и второго формирователей сигнатур подключены соответственно к выходам элемента ИЛИ и второго элемента И.