Устройство для сопряжения источника информации с эвм

 

Изобретение относится к вычислительной технике и .может быть использовано при построении системы связи ЭВМ с удаленными источниками информации. Целью изобретения является увеличение быстродействия устройства за счет «досрочного окончания сеанса связи при передаче последовательностей , заканчивающихся одинаковыми битами . С этой целью в устройстве, содержащем блок связи с источником информации , включающий первый передающий оптрон, два приемных оптрона, первый диод, элемент ИЛИ, первый элемент И, формирователь импульса, первый элемент задержки и первый сдвиговый регистр, и блок связи с ЭВМ, включающий два передающих оптрона, первый приемный оптрон и два усилителя , в блок связи с ЭВМ введен второй прие.мный оптрон, а в блок связи с источником информации введены блок дещифрации кода, второй сдвиговый регистр, второй элемент задержки, четыре элемента НЕ, второй передающий оптрон и второй диод. 1 з.п. ф-лы. 8 ил. 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 Ci 06 F 13 10

9 "

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4147546/24-24 (22) 17.11.86 (46) 15.03.88. Бюл. № 1О (75) Б. В. Шевкопляс (53) 681.32 (088.8 ) (56) Авторское свидетельство СССР № 1229768, кл. G 06 F 13/10, 1986.

Шевкопляс Б. В. Микропроцессорные структуры: инженерные решения. М.: Радио и связь, 1986, с. 177 â 183, рис. 8.26. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ИСТОЧНИКА ИНФОРМАЦИИ С ЭВМ (57) Изобретение относится к вычислительной технике и может быть использовано при построении системы связи ЭВМ с удаленными источниками информации. Целью изобретения является увеличение быстродействия устройства за счет «досрочного» окончания

„„SU„„1381528 А1 сеанса связи при передаче последовательностей, заканчивающихся одинаковыми битами. С этой целью в устройстве, содержащем блок связи с источником информации, включающий первый передающий оптрон, два приемных оптрона, первый диод, элемент ИЛИ, первый элемент И, формирователь импульса, первый элемент задержки и первый сдвиговый регистр, и блок связи с ЭВМ, включающий два передающих оптрона, первый приемный оптрон и два усилителя, в блок связи с ЭВМ введен второй приемный оптрон, а в блок связи с источником информации введены блок дешифрации кода, второй сдвиговый регистр, второй элемент задержки, четыре элемента НЕ, второй передающий оптрон и второй диод.

1 з.п. ф-лы. 8 ил, 1 табл.

1381528

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении системы связи электронной вычислительной машины (ЭВМ) с удаленными источниками информации.

Целью изобретения является увеличение быстродействия устройства за счет досрочного окончания сеанса связи при передаче битовых последовательностей, заканчивак)шихся одинаковыми битами (цепочками «нулей» или «единиц»).

На фиг. I приведена функциональная схема устройства; на фиг. 2 сдвиговой регистр; на фиг. 3 блок дешифрации кода; на фиг. 4 — блок связи с ЭВМ, в котором уменыпено число выходов; на фиг. 5 временная диаграмма начального периода сеанса связи ЭВМ с источником информации; на фиг. 6 -- временные диаграммы работы устройства при передаче различных типов битовых последовательностей; на фиг. 7 — блок-схема алгоритма работы ЭВМ при проведении сеанса связи с источником информации; на фиг. 8 временные характеристики известного и предлагаемого устройств, Устройство для сопряжения источника информации с ЭВМ (фиг. 1) содержит блок 1 связи с источником информации и блок 2 связи с ЭВМ, соединенные двухпроводной линией 3 связи.

Блок 1 содержит первый и второй передающие оптроны 4 и 5, первый и второй приемные оптроны 6 и 7, первый и второй развязывающие диоды 8 и 9, элемент ИЛИ

10, первый и второй элементы И 11 и 12, формирователь 13 импульса, первый и второй элементы 14 и 15 задержки, первый и второй сдвиговые регистры 16 и 17, первый и второй токозадающие резисторы 18 и 19, первый— четвертый элементы НЕ 20 — 23, блок 24 дешифрации кода.

Выход элемента ИЛИ 10 соединен с первым управляющим входом оптрона 4, соединенным через резистор 18 с шиной 25 питания. Второй управляющий вход оптрона 4 соединен с шиной 26 нулевого потенциала блока 1. Линейный выход оптрона 4 соединен с линейным входом оптрона 6. Информационный выход оптрона 6 соединен с первым входом элемента И 11 и входом формирователя 13, выход которого через элемент 14 соединен с входом режима регистра 16 и первым входом элемента ИЛИ 10. Линейный выход оптрона 6 соединен с линейным входом оптрона 7 и катодом диода 8, анод которого соединен с линейным выходом оптрона 7, информационный выход которого соединен с вторым входом элемента И 11, выход которого соединен с входом синхронизации регистра 16. Выход младшего разряда регистра 16 соединен с вторым входом элемента ИЛИ 10. Группа 27 разрядных входов сдвигового регистра 16 является груп5

1О !

55 пой разрядных входов блока устройства и соединена с группой выходов источника информации (на фиг. I источник информации не показан) . Направление сдвига информации в регистрах 16 и 17 показано стрелкой 28.

Входы блока 24 соединены с одноименными выходами регистра 16, а его выходы— с одноименными разрядными входами регистра 17, вход синхронизации которого соединен с выходом элемента И 11, а вход режима с выходом элемента 15 и входом элемента НЕ 20. Вход элемента 15 соединен с выходом элемента 14 задержки. Выход элемента НЕ 20 соединен с первым входом элемента И 12, второй вход которого соединен с выходом младшего разряда регистра 17. Выход элемента И 12 соединен с входами элементов 21 и 22. Выход элемента 21 соединен с выходом элемента ИЛИ IO, выход элемента 22 соединен с выходом элемента 23, первым управляющим входом оптрона 5 и через резистор 19 — с шиной 25.

Второй управляющий вход оптрона 5 соединен с шиной 26, вход элемента 23 соединен с вторым входом элемента ИЛИ 10. Катод и анод диода 9 соединены соответственно с линейным входом и линейным выходом оптрона 6.

Блок 2 содержит первый и второй передающие оптроны 29 и 30, токозадающие резисторы 31 — 34, первый и второй усилители 35 и 36, а также первый и второй приемные оптроны 37 и 38. Линейный вход оптрона 29 через резистор 31 соединен с шиной 39 питания, линейный выход оптрона 29 соединен с линейным входом оптрона 37. Линейный выход оптрона 30 через резистор 32 соединен с шиной 40 питания.

Выход усилителя 35 соединен с первым управляющим входом оптрона 29, соединенным через резистор 33 с шиной 41 питания.

Второй управляющий вход оптрона 29 соединен с шиной 42 нулевого потенциала блока 2. Выход усилителя 36 соединен с первым управляющим входом оптрона 30, соединенным через резистор 34 с шиной 41 питания. Второй управляющий вход оптрона 30 соединен с шиной 42. Входы усилителей 35, 36 и информационные выходы оптронов 37 и 38 образуют группу связей 43 устройства с ЭВМ (ЭВМ на фиг. 1 не показана) и являются соответственно входами и выходами блока 2 (устройства) . Линейные вход и выход оптрона 38 соединены соответственно с линейным выходом оптрона 37 и с линейным входом опт рона 30.

Г1ервый и второй провода 44 и 45 двухпроводной линии 3 связи в блоке 1 соединены соответственно с линейным входом оптрона 4 и катодом диода 8, а в блоке 2 с линейным выходом оптрона 37 и шиной 46 нулевого потенциала линии. (,лвиговой регистр 16(17) (фиг. 2) содержит в каждом разряде триггер 47, эле1381528 менты И 48, 49 и элемент НЕ 50. Точка объединения первых входов элементов И 48 и 49 является входом режима регистра, а точка объединения входов синхронизации триггеров 47 — входом синхронизации регистра. Триггеры 47 соединены между собой последовательно, причем

D-вход триггера старшего разряда соединен с шиной 26 нулевого потенциала, что обеспечивает при сдвиге последовательное заполнение регистра нулями, начиная со старшего разряда. Входы 51 регистра в каждом разряде соединены с вторым входом элемента И 48 и через элемент 50 — с вторым входом элемента И 49. Выходы элементов И 48 и 49 соединены с входами установки в « I » и установки в «0» соответствующих триггеров 47.

Блок 24 дешифрации кода (фиг. 3) содержит первую и вторую группы 52 и 53 сумматоров по модулю два (элементов

ИСКЛЮЧАЮШЕЕ ИЛИ), группу элементов

ИЛИ 54 и элемент ИЛИ вЂ” НЕ 55. Входы элементов группы 52 являются входами блока, выходы этих элементов соединены с входами последовательно включенных элементов ИЛИ группы 54, выходы которых соединены с входами сумматоров группы 53 и первым входом элемента ИЛИ вЂ” НЕ 55.

Выходы сумматоров группы 53 и выход элемента ИЛИ вЂ” НЕ 55 являются выходами блока, а второй вход элемента ИЛИ вЂ” НЕ 55 соединен с входом младшего разряда блока.

Блок 2 связи с ЭВМ (фиг. 4) дополнительно содержит элемент И 56, входы которого соединены с выходами оптронов 37 и 38, а выход этого элемента соединен с информационным входом ЭВМ, так что груп па связей 43 блока 2 с ЭВМ содержит три (а не четыре, как на фиг. 1) линии. Остальные элементы и связи совпадают с приведенными на фиг. 1.

Эпюры 57 — 65 (фиг. 5) соответствуют сигналам в различных точках устройства на начальном этапе работы ЭВМ при обслуживании канала связи с источником информации. Эпюры 57 и 58 отображают сигналы AI и А2, подаваемые со стороны

ЭВМ на входы усилителей 35 и 36, эпюры 59 и 61 соответствуют токам ii и 4, которые с разделением во времени протекают по линии 3 в противоположных направлениях, эпюра 60 соответствует сигналам

G I и Bl на выходах оптронов 6 и 37. Эпюра 62 соответствует сигналам G2 и В2 на выходах оптронов 7 и 38. Эпюры 63, 64 и 65 соответствуют сигналам на выходе элемента 14, выходе элемента И 11 и на выходе элемента 15.

Эпюры 66 и 67, 68 и 69, 70 и 71, 72 и 73, приведенные на фиг. 6а — бг, соответствуют токам i и 1, в линии 3 при передаче четырех характерных кодовых комбинаций.

Блок-схема алгоритма работы ЭВМ при проведении сеанса связи с источником информации (фиг. 7) содержит блоки 74 — 91, Блок 74 соответствует исходному состоянию устройства, остальные блоки описывают последовательность действий, выполняемых

5 ЭВМ.

Эпюры 92 и 93 (фиг. 8) отображают зависимости среднего времени передачи кодового слова от его разрядности п. Эпюра 92 соответствует известному устройству, эпюра

93 — предлагаемому. Выигрыш во времени передачи кода (в процентах) характеризуется эпюрой 94.

Составные части устройства работают следующим образом.

Сдвиговой регистр 16(17) (см. фиг. I, 2)

15 работает в двух режимах. При наличии сигнала «1» на режимном входе Si (S ) регистр нечувствителен к сигналам на его входе синхронизации (С) и в его разрядах устанавливается код, поданный на его разрядные входы. В момент перехода сигнала

S((Sg) из << 1» В <<О» Входнои код фиксируется в регистре и в дальнейшем, при поступлении положительных перепадов напряжения по входу С, этот код последовательно сдвигается в регистре в направлении, указанном стрелкой 28.

В примере выполнения регистра 16(17), приведенном на фиг. 2, указанные режимы реализуются элементами И 48 и 49. При

SI (S2! = О элементы И 48 и 49 закрыЗО ты и цепь последовательно включенных триггеров 47 производит сдвиг информации при каждом переходе сигнала С из «О» в «1». Освободившиеся разряды заполняются «нулями». При S (Sq) = элементы И 48 и 49 подготовлены к передаче входной информации

35 в триггеры 47, которые принудительно устанавливаются в нужные состояния при воздействии единичного сигнала на вход К или

Входы R u S в стандартном D-триггере имеют более высокий приоритет, чем вход С.

40 Поэтому при Ь (Я ) = 1 реакция на сигнал по входу С отсутствует и регистр выполняет функции проводов, соединяющих его разрядные входы 51 с выходами.

Формирователь 13 вырабатывает на выходе отрицательный (по логическому значе45 нию) импульс при поступлении на его вход положительного фронта сигнала G I с выхода оптрона 6. Длительность отрицательного импульса на выходе формирователя 13 выбирается большей, чем длительность одного сеанса связи с ЭВМ с источником инфор50 мации (в расчете на наихудший случай).

Элемент 14 задержки предотвращает возможные «гонки» при совпадающих или близких по времени сигналах «защелкивания» регистра 16 и управления им по входу С, 55

Благодаря элементу 14 эти сигналы разнесены во времени, причем первый в сеансе связи положительный фронт сигнала синхронизации С воздействует на регистр 16 при

Si=1 и, следовательно, теряется. Лишь пос1381528 ле этого сигнал S — — О поступает на регистр 16 с выхода элемента 14 задержки и регистр переходит в режим сдвига, ожидая следующего положительного фронта импульса С (предыдущий потерян). Элемент 14 задержки может быть выполнен, например, в виде четырех последовательно включенных элементов НЕ той же серии логических элементов, которая выбрана для реализации регистра !6.

Элемент 15 задержки компенсирует задержку сигналов по цепи регистр 16 блок 24 регистр 17. В момент формирования отрицательного фронта сигнала (1- 0) в регистре 16 запоминается код Х, который обрабатывается блоком 24, как будет показано далее. Задержка элемента 15 такова, что сигнал S = О поступает на регистр 17 заведомо позже, чем полезная информация из блока 24 на его входы (с учетом необходимого запаса времени на предустановку). Регистр 17 запоминает информацию со своих разрядных входов при переходе сигнала S) из «1» в «О» и хранит, а затем сдвигает ее в направлении, указанном стрелкой 28.

Элемент ИЛИ 10, элементы НЕ 21 — 23 и усилители 35, 36 выполнены по схеме с открытым коллектором (см. обозначение «ж» на фиг. 1) и предназначены для управления светодиодами передающих оптронов 4, 5, 29, 30. При подаче, например, сигнала «0» на вход усилителя 35 выходной транзистор этого усилителя насыщается и шунтирует светодиод оптрона 29, вызывая его включение и, следовательно, выключение выходного транзистора оптрона. При подаче на вход усилителя 35 сигнала «1» этот усилитель выключателя по выходу и ток через резистор 33 вызывает включение светодиода оптрона 29. Аналогично управляется светодиод оптрона 30. Включение светодиода оптрона 4 осуществляется при одновременном выключении элемента ИЛИ 10 (на его входах имеется по крайней мере одна «1«) и элемента 21 (на его входе «0»). Аналогично включение светодиода оптрона 5 производится при одновременном выключений элементов 22 и 23.

11риемные оптроны 6, 7, 37, 38 вырабатывают на своих выходах Gl, G2, В! „В2 сигналы «0» при излучении света светодиодами этих оптронов. Если светодиоды выключены, то на выходах оптронов 6, 7, 37, 38 вырабатываются сигналы «!». Диоды 8 и 9 предохраняют светодиоды оптронов 7 и 6 от воздействия напряжения обратной полярности.

Эти диоды могут быть исключены из схемы, если светодиоды оптронов 6 и 7 допускают воздействие на них достаточно высокого обратного напряжения.

Транзисторы передаюших оптронов 4, 5, 29, 30 находятся в режиме насыщения (с эквивалентным сопротивлением коллектор5

55 эмиттер порядка 10 Ом) при одновременном выполнении двух условий: соответствующий данному транзистору светодиод излучает свет; потенциал коллектора более положителен, чем потенциал эмиттера. Если выполнено второе условие (б), но не выполнено первое, то транзистор находится в высокоомном состоянии и его эквивалентное сопротивление равно нескольким десяткам или сотням килоом. Если не выполнено второе условие, то практически независимо от выполнения перво го условия транзистор находится в высокоомном состоянии, хотя его эквивалентное обратное сопротивление не столь высоко, как при прямом включении, и не превышает 10 кОм (что вполне удовлетворительно). Однако при использовании передаюгцих

ollTpoHoB с пониженным обратным сопротивлением выходного транзистора следует ввести в схему развязываюгцие диоды 8 и

9, показанные на фиг. пунктирными линиями. Эти диоды предотвращают протекание паразитного тока через транзисторы оптронов 4 и 5 при их обратном включении. Если диоды 8 и 9 исключены из схемы, то нет необходимости во введении диодов 8 и 9, поскольку функции развязывающих диодов в этом случае выполняются светодиодами оптронов 6 и 7.

Блок 24 (фиг. 1, 3) анализирует код

d() а7 с целью выявления в нем цепочки одинаковых битов, расположенных в верхней (по схеме) части регистра 16. В примере, приведенном на фиг. 1, в верхних разрядах регистра 16 записаны два одинаковых бита: а;= а =О. Этот факт воспринимается блоком 24, и он формирует на выходе d6 сигнал «1». В общем случае при а„= а„ ... = а, разряд й, регистра 17 будет записана «1», а в остальные разряды — «0». Другими словами, в регистре !7 помечается начало «однородного конца» кодового слова, записанного в регистр 16. Исключением является кодовая комбинация a„=a„ i=...— — an=!, в ответ на которую блок 24 формирует нулевой код

d. I = d. = ... = 4 = О.

Работа блока 24 представлена в таблице.

Знак «Х» в табл. 1 означает произвольное состояние («О» или «1»). Таким образом, в таблице перечислены все возможные кодовые комбинации в регистре 16. Например, комбинация 11000110 описывается четвертой строкой таблицы, комбинация ! 1101100 — шестой и т.д.

Группа 52 сумматоров (фиг. 3) выделяет во входном коде несовпадающие позиции.

Группа элементов ИЛИ 54 размножает

«верхнюю единицу» с выходов сумматоров

52, а группа сумматоров 53 и элемент

ИЛИ вЂ” НЕ 55 определяют границу между полученными группами «нулей» и «единиц», т.е. производят окончательную обработку сигналов согласно таблице.

Блок 24 может быть выполнен в виде постоянного запоминающего устройства

1381528 (ПЗУ) емкостью 256 7-разрядных ячеек. Сигналы ао — a< в этом случае поступают на адресные входы ПЗУ, а сигналы с)« —

K556PTI, в качестве блока 24. При этом, как следует из таблицы, в матрице будет занято 13 (из 48) логических произведений, по числу «единиц» в правой части табл. l.

Источник напряжения (:< обеспечивает питание части схемы, непосредственно связанной с источником информации, в том числе питание выходных элементов HE (инверторов) оптронов 6 и 7. Источники напряжения U> и Г)з предназначены для задания

«положительного» или «отрицательного» тока (iI или!<>) в линии связи 3 (токи iI u in никогда не текут одновременно). Эти источники, по, существу, представляют собой один источник напряжения со средней точкой 46.

Источник напряжения (4 обеспечивает питание части схемы, связанной с ЭВМ, в том числе питание выходных элементов НЕ (инверторов) оптронов 37 и 38.

Использование оптронов обеспечивает гальваническую развязку линии 3 связи с источниками напряжения 1 и U< и, следовательно, повышенную помехозащищенность устройства. Линия 3 связи выполняется витой парой проводов; ее длина может достигать нескольких сотен метров.

Задача, решаемая устройством, состоит в том, чтобы ЭВМ могла в произвольные моменты времени, по собственной инициативе, считывать информацию с входов 27, используя последовательный канал связи и асинхронный принцип обмена, без жесткой привязки к какой-либо синхронизирующей сетке. Процесс передачи кода может быть даже временно прерван в любой момент в связи с временным переходом ЭВМ к выполнению более приоритетного задания. Ограничение сверху на продолжительность сеанса связи определяется длительностью импульса на выходе формирователя 13, Устройство работает следующим образом.

Блок 1 связи с источником информации производит последовательный сдвиг кодов, записанных в регистры 16 и 17. Если в нижнем разряде регистра 16 в некоторый момент времени присутствует «1», то блок 1 разрешает прохождение через него тока i I В противном случае блок подготовлен к прохождению через него тока in, а для тока iI цепь разомкнута. ЭВМ при передаче каждого бита тестирует линию 3 связи, пытаясь возбудить ток II или In. Если удалось вызвать ток II ((о), то это означает, что передается «1» («О»). Если не удалось вызвать ток iI (in), то ЭВМ пытается вызвать ток in(iI). Эта повторная попытка может оказаться успешной и ЭВМ регистрирует соответствующий бит, а информация в ре50

Сеанс связи начинается в момент времени tn (фиг. 5) по инициативе ЭВМ, которая выдает сигнал A I = 0 на вход усилителя 35 блока 2, что вызывает прекращение тока 1< в линии 3 связи из-за выключения транзистора оптрона 29. На выходах оптронов 6 и 37 формируются единичные сигналы Ci1 = 1 и BI = (эпюра 60).

При этом срабатывает элемент И 11 и фор- мируется положительный фронт сигнала С, который, однако, не воздействует на состояние регистров 16 и 17, поскольку на их входах SI u Sg все еще присутствук)т сигналы «1». Формирователь 13 импульса по гистрах 16 и 17 по окончании импульса тока сдвигается на один разряд вниз. Если повторная попытка оказалась безуспешной, то ЭВМ узнает, что блок I неспособен транслировать через себя ток ни в том, ни в другом направлении из-<а того, что в нижнем разряде регистра 17 присутствует «)». Это, в свою очередь, означает, что оставшиеся биты передаваемого кода имеют одинаковые значения (противоположные только что принятому биту). Поэтому нет смысла тратить время на передачу этих одинаковых битов и сеанс связи досрочно заканчивается, а ЭВМ доопределяет недостающие биты в принятом коде нулями

15 или единицами, в зависимости от предыстории. Таким образом, среднее время передачи кода от источника информации к ЭВМ сокр а щаетс я.

В исходном состоянии (см. фиг. 5, период

20 времени до момента tn) из выходного порта

ЭВМ на входы блока 2 поданы сигналы

Al= l и А2=0 поэтомч светодиод оптрона 29 включен, а светодиод оптрона 30 выключен, так что потенциал провода 44 более положителен, чем потенциал провода 45.

В блоке I в исходном состоянии SI — — S = 1 (предыдущий сеанс связи, если он был завершен, отрицательный импульс на выходе формирователя 13 закончился), регистр 16 транслирует сигналы с входов 27 на свои выходы. на выходе элемента 20 поддерживается сиг30 нал «О», который запирает элемент И 12 и выключает элементы 21 и 22. Сигнал SI = воздействует на элемент ИЛИ 10 с открытым коллектором, так что выходной транзистор этого элемента выключен. Поэтому светодиод оптрона 4 включен, транзистор этого

35 оптрона насыщен и созданы благоприятные условия для протекания тока по цепи источника напряжения U 2: шина 39 — резистор 31 насьпценный транзистор оптрона 29 — светодиод оптрона 37 провод 44 линии связи 3 насыщенный транзистор оптрона 4 — светодиод оптрона 6— провод 45 линии связи 3 шина 46. Этот путь условно показан на фиг, 1 над линией 3 связи. Ток через транзистор оптрона 5 близок нулю, поскольку к нему при45 ложено обратное напряжение.

1381528

55 сигналу CI = I вырабатывает широкий отрицательный импульс, который через элемент !

4 задержки передается на вход SI регистра 16 и далее через элемент 15 задержки — на вход S> регистра 17.

Таким образом, в результате выдачи сигнала Al = О входная информация с группы входов 27 запомнилась в регистре 16, а результаты работы блока 24 зафиксировались в регистре 17. Ток в линии 3 отсутствует, инициатива по управлению устройством вновь переходит к ЭВМ. После паузы, гарантирующей окончание переходных процессов в устройстве, в момент времени (фиг. 5) ЭВМ пытается вновь вызвать протекание в линии 3 тока iI сигналом А! = 1, Однако исход этой попытки зависит от информации, зафиксированной в регистрах

16 и 17. Ниже рассмотрена передача четырех характерных кодов.

1. Передача кода 000...0 (фиг. 6а) .

В момент времени tI ЭВМ пытается вызвать в линии 3 ток включением транзистора оптрона 29 (Al=1), однако эта попытка оказывается безуспешной (желаемый импульс тока показан на эпюре 66 пунктирной линией). Действительно, в начале сеанса связи в период времени, близкий tp, ь ответ на нулевой код в регистре 16 логический блок сформировал, а регистр 17 зафиксировал код, содержащий «1» в разряде dn и «0» в остальных разрядах (см. предпоследнюю строку таблицы). Сигнал «1» из нижнего разряда регистра 17 проходит через элемент И 12 и поддерживает элементы 21 и 22 во включенном состоянии, так что светодиоды оптронов 4 и 5 не излучают свет.

Блок 1, таким образом, полностью лишен возможности пропускать ток в том или ином направлении по линии 3, так как передаюHI,ие оптроны 4 и 5 выключены.

В момент времени 4 после паузы, достаточной для завершения возможных переходных процессов, ЭВМ опрашивает состояние линии Вl и узнает, что тока iI нет (BI = 1). Теперь ЭВМ пытается вызвать ток !О, выдавая на входы устройства сигналы А! = О, А2 = 1. Ток ip (см. эпюру 67, импульс тока, показанный пунктирной линией) при благоприятных условиях мог бы протекать по цепи: шина 46 — провод 45 линии 3 связи — светодиод оптрона 7 насыщенный транзистор оптрона 5 (в данном случае этот транзистор выключен) — провод 44 линии 3 связи — светодиод оптрона 38 насыщенный транзистор оптрона 30 — резистор 32 шина 40 (см. схему распространения тока in, приведенную на фиг. I под линией 3 связи).

В момент времени !з ЭВМ проверяет наличие тока 1«, опрашивая линию В2, и убеждается в том, что ток ip также не удалось пропустить по линии 3 (B2 = 1).

Факт невозможности пропускания токов

iI H ip через блок 1 в данном случае

45 расценивается машиной как сообщение о том, что во всех разрядах кода присутствуют «0». Поэтому сеанс связи заканчивается досрочно, в момент времени tq, и

ЭВМ формирует сигналы А! = 1 и А2 = О, соответствующие исходному состоянию устройства. В момент времени t4 заканчивается импульс на выходе формирователя 13 и устройство возвращается в исходное состояние, при котором есть ток II и нет тока Ip.

2. Передача кода, не содержащего одинаковых битов в последних разрядах (фиг. 66) .

В момент времени t< ЭВМ пытается вызвать ток !ь но эта попытка оказалась безуспешной, поскольку ap = О; SI = О, на выходе элемента ИЛИ 10 напряжение низкого уровня и светодиод оптрона 4 выключен. В момент t ЭВМ узнает об отсутствии тока и пытается вызвать ток Ip. На этот раз попытка оказалась успешной, поскольку светодиод оптрона 5 излучает свет благодаря выключенному состоянию элементов 22 и 23. В момент времени t> ЭВМ принимает к сведению наличие тока ip (B2 = О, следовательно, передавался «0») и далее выключает оптрон 30, в результате чего ток in прекращается. В блоке 1 срабатывает элемент

И 1 и по фронту сигнала С = I содержимое регистров 16 и 17 сдвигается на один разряд вниз.

В момент времени tp ЭВМ пытается возбудить ток ip, но этого не удается сделать, так что в момент tn ЭВМ пытается возбудить ток 1ь На этот раз попытка оказалась успешной.

Далее процессы протекают аналогично:

ЭВМ тестирует линию 3 связи, отталкиваясь от значения только что полученного бита, и в случае неудачи ищет противоположный бит. В данном примере код не содержит одинаковых битов в последних разрядах, поэтому в регистре 17 зафиксирован нулевой код (см. верхнюю строку таблицы). Поэтому не возникает ситуация, когда выключены светодиоды обоих оптронов 4 и 5, и, следовательно, ЭВМ обязательно находит условия протекания тока в том или ином направлении и принимает к сведению соответствующий бит.

В момент времени t «ЭВМ получает информацию о том, что последний бит не равен «О» — ток 1О вызвать не удалось. Поэтому ЭВМ делает вывод о том, что последний бит равен «1», в этом случае уже нет необходимости возбуждать ток i I. Далее

ЭВМ формирует сигналы А1 = 1 и А2 = О, и в момент времени t g по окончании импульса на выходе формирователя 13 устройство переходит в исходное состояние.

Время передачи кода в примере, представленном на фиг. 66, составляет 9Т, где

Т вЂ” период следования импульсов тока при удачных сравнениях.

138 5>28

3. Передача кода, содержащего одинак<>вые биты в последних разрядах (фиг. 6 в).

В качестве примера рассматривается код, показанный на фиг. 1, в котором а,,=a-,=0.

В этом случае (см. таблицу, третью строку сверху) d(; = 1г d<> — — di=...=d;, = О. Г1ередача первых шести битов производится так же, как и в предыдугцем примере методом «проб и ошибок». При этом «1» последовательно перемецгается в реги<тре !7 вниз и в момент времени 1 > поступает н нижHHH разряд этого регистра, выключая оптроны 4 и 5.

В момент времени (>> ЭВМ 6(ж гнется в отсутствии тока li, в момент -, в отсутствии тока i». Эта ситуация расtt{ ttttâo(òñÿ мап>иной как сообщение о Я<к рочном окончании сеанса связи- ЭВМ >, Ittàåò о .I<> l, гго после только что принятой .1» (>,) с.<дуют одинаковые биты, (,ротивоположньи г«> .гогическому >няченик> (я;==а-,=--0). В момент времени („ усгройство переходит в исхо,l- 20

H(>(состояние Время передачи кола равно 8 1

1. 11ередяча кода 111...! (фиг (i гl.

При передаче этого кода все попьггки нызнять ToK >> Окязывяготся усггег!>ными. Hp{ мя передачи кода составляет 7,75 T.

Привед<нные выше четыре примера исчер(гываюг все возможные сит а>гии, которыс могут возникнуть при передаче ко i<>ll от и< точника информаг(ии к ЭВМ.

Блок-схема алгоритма работы ЭВМ ггри 3О проведении сеанса связи с источггиком информации показана на фиг. 7. Блок 74 соответствует исходному пкгоянию устройства (Al = 1, A2 = О, В! = О, В2 = 1), блок 75 — выклк>ченик> источник,> тока i> и программной затер+ к(, боль- 35 шей или равной 0,5 Т. Далее (6.>ок i 6) г>ерсменным k u j присваиваются исходныс знаи ния, после чеl о начинается Bt ill<>, ill(. lilt( циклической части алгоритма. Блок 77 пр<>изводит уменьшение на «единицу» индекса и присваивание нулевого значения II(ремсHной М. Условие М = 0 соответствуст пер(>(>му тестированию бита, условие М вЂ” 1 означа(т, что уже была одна неудачная IloIIt.ixt;> вызвать ток в линии 3.

Б.гок 78 производит включение источника тока li или l<>, блок 79 реализует временную задержку, большую или равнук>

0,25 Т, для компенсации переходных проItPccoB в устройстве. Блок 80 проверяет наличие тока ll. или i<> в зависимости оТ значения индекса j. Если ток есть, то ЭВМ присваивает переменной а>, значение j (блок

8l ), т.е. ЭВМ принимает очередной бит и далее (блок 82) проверяет, все ли биты приняты. Если все биты приняты, то ЭВМ переходит к исходному состоянию (блок 89), и противном случае она выключает источ- 55 ник тока, который был включен (блок 83), и >нкле программной задержки, большей или рявнс>й 0,75 Т (блок 84), возвращается к выполнению действий, предписанных блоком 77.

Если при проверке наличия тока (блок

80) оказалось, что тока нет, то проверяется условие k =- О. Если )< = О, то это означает, что принимается последний бит и, следовательно, его значение соответствует j, Это значение присваивается разряду а„ (блок 87), после чего ЭВМ переходйт к исходному состоянию Al = 1, Л2 = О, блок 89)

Если k О, то в случае повторной проверки (М = 1, блок 86) оставшимся битам присваиваются одинаковые значения, равные 1 (блок 88), и далее производится переход к исходному состоянию. Если

М = О, то выключается источник тока, которым не удалось воспользоваться (блок

90). производится подготовка к включению противоположного источника тока и отмечается факт неудачного тестирования бита (блок 9I ), после чего производится переход к блоку 78.

Приведенная на фиг. 7 блок-схема реа.гизуется в виде программы, хранимой в памяти ЭВМ и выполняемой при необходимости проведения сеанса связи с источником информации. Из этой блок-схемы видно, что не сугцествует жестких временных ограничении на работу с каналом связи.

Число связей блока 2 с ЭВМ может быть ум< ньшено при использовании схемы, показанной на фиг. 4. В этой схеме линии В) и В2 объединяются элементом И 56. Такое схемное решение возможно благодаря тому, гго сигналы Bl = О и В2 = 0 никогда не формируются одновременно и их можно считывать в нужной последовательносх«о обобщенного выходы BI«В2.

Форму.га к>обр< генггя

l. Устройство для сопряжения источника информации с ЭВМ, содержащее блок связи с источником информации и блок связи с ЭВМ, причем блок связи с источником информации включает первый передающий оптрон, первый и второй приемliilE оптроны, первый развязываюший диод, элемент ИЛИ, первый элемент И, формирователь импульса. первый элемент задержки и первый сдвиговой регистр, при этом выхо..(элемента ИЛИ соединен с первым уира вляющи м входом первого переда кнцего оптрона, второй управлякнций вход которого подключен к шине нулевого потенциала блока, линейный выход первого передающего оптрона соединен с линейным входом первого приемного оптрона, информационный выход которого подключен к первому входу первого элемента И и входу формирователя ил<пульса, выход которого через элемент задержки соединен с входом режима первого сдвигового регистра и первым входом элемента ИЛИ, линейный вы1381528 ход первого приемного оптрона подключен к линейному входу второго приемного оптрона и катоду первого развязываюгцего диода, анод которого соединен с линейным выходом второго приемного оптрона, информационный выход второго приемного оитрона подключен к второму входу первого элемента И, выход которого соединен с входом синхронизации первого сдвигового регистра. выход младшего разряда первого сдвигового регистра подключен к второму входу элемента ИЛИ, а группа разрядных входов первого сдвигового регистра является группой информационных входов устройства, при этом блок связи с ЭВМ содержит первый и второй передающие оптроны, первый и второй усилители и перный приемный оптрон, причем линейный выход первого передающего оитрона соединен с линейным входом первого приемного оптрона, выход первого усилителя подключен к первому управляющему входу первого передающего оитрона второй управляк>щий вход которого соединен с шиной нулевого потенциала блока, выход второго усилителя подключен к первому управляющему входу второго передающего оитрона, второй управляющий вход которого соединен с шиной нулевого потенциала блока, входы первого и второго усилителей и информационный выход первого приемного оптрона подключены соответственно к входам сигналов опроса и первому информационному выходу блока, линейный вход первого передающего оптрона и катод первого развязывающего диода блока связи с источником информации соединены через линик> связи с линейным выходом первого приемного оптрона и шиной нулевого потенциала линии соответственно, отяачающеегя тем, что, с целью увеличения быстродействия. н блок связи с ЭВМ введен второй приемный оптрон, а в блок связи с источником информации введены блок дешифрации кода, второй сдвиговой регистр, второй элемент задержки, четыре элемента

НЕ, второй передающий оптрон и второй развязывающий диод, входы блока дешифрации кода подключены к одноименным разрядным выходам группы выходов первого сднигового регистра, выходы блока дешифрации кода соединены с одноименными разрядными входами группы входов второго сдвигового регистра, вход синхронизации которого подключен к выходу первого элемента И, а вход режима второго сднигового регистра соединен с выходом второго элемента задержки и входом первого элемента НЕ, вход второго элемента задержки подключен к выходу первого элемента за5

50 держки, выход первого элемента НЕ соединен с первым входом второго элемента И, второй вход которого подключен к выходу младшего разряда второго сдвигового регистра, выход второго элемента И соединен с входами второго и третьего элементов И, выход второго элемента НЕ подключен к первому управляющему входу первого передающего оптрона, выход третьего элемента НЕ соединен с выходом четвертого элемента HF и соединен с первым управляющим входом второго передающего оптрона, второй управляюгций вход которого подключен к шине нулевого потенциала блока, вход четвертого элемента НЕ соединен с выходом младшего разряда первого сдвигового регистра, катод и анод второго развязывающего диода подключены соответственно к линейному входу и линейному выходу первого приемного оптрона, причем линейный вход и линейный выход второго приемного оптрона блока связи с ЭВМ соединены соответственно через линию связи с линейным входом первого приемного оптрона блока связи с источником информации и линейным входом второго передающего оптрона блока связи с ЭВМ, а выход второго приемного оптрона блока связи с ЭВМ подключен к второму информационному выходу устройстна.

2. Устройство по и. 1, отличающеегя тем, что блок дешифрации кода содержит две группы сумматоров по модулю дна, группу элементов ИЛИ и элемент ИЛИ HF, первый и второй входы и выход i-го сумматора по модулю два первой группы соединены соответственно с i-м и (i+1)-м разрядными входами схемы и первым входом i-го элемента ИЛИ группы, где 1 — i ï, а и число элементов ИЛИ н группе, первый и второй входы и выход (и+1) -го сумматора ио модулю дна первой группы подклк>чены соответственно к (и+1)-му и (и+2)-м разрядным входам блока и второму входу и-го элемента ИЛИ группы, выход i-го элемента ИЛИ группы соединен с вторым нходом (i- I)-го элемента ИЛИ группы, первый и второй входы и ныход I-Io сумматора ио модулю два второй группы иодклк>чены соответственно к выходам i-го и (i+1) -го элементов ИЛИ группы и (i+1)-му разрядному выходу блока, второй вход п-ro сумматора по модулю дна второй группы соединен с выходом (и+1) -го сумматора ио модулю два первой группы, а первый и второй входы и выход элемента ИЛИ HF. подключены соответственно к первому разрядному входу блока, выходу первого элемента ИЛИ группы и первому разрядному выходу блока.

1381528

6 5 1 3

Х Х Х

Х X X

Х Х Х

77

1 0 Х Х Х X Х Х

0 0 1 Х Х X Х Х

1 1 0 Х Х Х Х Х

0 0 0 1 Х Х X Х

1 1 1 0 Х Х Х Х

0 0 0 0 1

1 1 1 1 0 Х Х Х

0 0 0 0 0 1 Х Х

1 1 1 1 1 0 Х Х

0 0 0 0 0 0 1 Х

1 1 1 1 1 1 0 Х

0 0 0 0 0 0 0 1

1 1 1 1 1 1 1 0

0 0 0 0 0 0 0 0

1 1 1 1 1 1 1 1

6 5 4 Э 2

0 0 0 0 0 0 0

0 0 0 0 0 0 0

1 0 0 0 0 0 0

1 0 0 0 0 0 0

0 1 0 0 0 0 0

0 1 0 0 0 0 0

0 0 1 0 0 0 0

0 0 1 0 0 0 0

0 0 0 1 0 0 0

0 0 0 1 0 0 0

0 0 0 0 1 0 0

0 0 0 0 1 0 0

0 0 0 0 0 1 0

0 0 0 0 0 1 0

0 0 0 0 0 0 1

0 0 0 0 0 0 0

1381528

1!

381528

1381528

1381528

138l528

1

3„

2 3 Ф 5 б 7 8 л

mll2. 8 (.оставите.Ih Г. Виталиев

Редактор М. 11нткина 1 охре(И. Верес Корректор Л. Обручар

З; 844, 46 Тираж 7(!4 11одписное

В11ИИГ1И Государственного комитета ((.(Р по делам изобретений и открытий ! 1ЗОЗ5, Москва, Ж .15, Раугвская наб., д. 4/5

11роизводствеHHo-поли рафическ<н предприятие. г Ужгород, ул. Проектная, 4