Устройство для контроля схем сравнения

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке средств проверки электронных блоков дискретной автоматики и вычислительной техники. Целью изобретения является упрощение устройства. Устройство для контроля схем сравнения содержит контролируемую схему сравнения 1, первый 2 и второй 3 счетчики, блок 4 формирования сигнала ошибки, первый 5, второй 6 и третий 7 триггеры, генератор 8 импульсов, элемент И 9, элемент ИЛИ 10, вход 11 пуска и выход 12 сигнала ошибки. I з.п. ф-лы, 1 нл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (58 4 G 06 F 11 22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

/ ф

ГОСУДАРСТВЕКНЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4 33901/24-24 (22) 09.! 0.86 (46) 23.03.88. Бюл. № ! (72) Н. А. Рахлина, Г. H. Тимонькин, В. С. Харченко и С. Н. Ткаченко (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 1218386,-кл. G 06 F ll/22, 1986.

Авторское свидетельство СССР № 1228107, кл. G 06 F 11/22, 1986.

ÄÄSUÄÄ 1383367 А1 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

СХЕМ СРАВНЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке средств проверки электронных блоков дискретной автоматики и вычислительной техники. Целью изобретения является упрощение устройства. Устройство для контроля схем сравнения содержит контролируемую схему сравнения 1, первый 2 и второй 3 счетчики, блок 4 формирования сигнала ошибки, первый 5, второй 6 и третий 7 триггеры, генератор 8 импульсов, элемент

И 9, элемент ИЛИ 10, вход 11 пуска и выход

12 сигнала ошибки. I з.п. ф-лы, I нл.

1383367

10

Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке средств проверки электронных блоков дискретной автоматики и вычислительной техники.

Цель изобретения — — упрощение устройства.

На чертеже приведена функциональная схема устройства.

Устройство для контроля схем сравнения содержит контролируемую схему 1 сравнения, первый 2 и второ" 3 счетчики, блок

4 формирования сигнала ошибки, первый 5, второй 6, третий 7 триггеры, генератор 8 тактовых импульсов, элемент И 9, элемент

ИЛИ 10, вход 11 пуска и выход 12 ошибки устройства. Кроме того, блок 4 формирования сигнала ошибки содержит дешифратор !

3, мультиплексор 14 и элемент И 15, входы 16 — 18 и выходы 19 — 21 дешифратора 13.

Контролируемая схема 1 сравнения обеспечивает сравнение двух П-разрядных двоичных чисел (А и В) и формирует на первом выходе единичный сигнал, если А(В, либо единичный сигнал на третьем выходе 18, если

А В. На втором выходе единичный сигнал формируется в случае, если А= В.

Счетчики 2 и 3 предназначены для формирования двоичных чисел А и В соответственно, подаваемых на схему 1 сравнения.

Увеличение содержимого каждого из счетчиков 2 или 3 на единицу происходит при поступлении на их счетные входы заднего фронта тактового импульса, формируемого генератором 8 импульсов, если на входе

V счетчика в этот момент времени присутствует единичный сигнал.

Ьлок 4 формирования сигнала ошибки служит для формирования сигнала ошибки на выходе 12 устройства, если контролируемая схема сравнения формирует неправильный результат. Он работает следующим образом. Дешифратор 13 формирует на своих выходах 19 — 21 сигналы, описываемые логическими выражениями

Х19= а16а17а18;

72() а16а17а181

Х21 = а16а17а18.

Мультиплексор 14 реализует логическую функцию — Х5Х6720+ Х5Х6220+ Х5Х6Х19+ Х5Х6 21, где х5х6 — сигналы, снимаемые.с инверсных выходов триггеров 5 и 6 соответственно.

Таким образом, из приведенных логических выражений следует, что если А= В, то при правильной работе схемы 1 сравнения на выходе 20 дешифратора 13 формируется единичный сигнал, который приходит на выход мультиплексора 14 и закрывает элемент И 15. Вследствие этого очередной тактовый импульс с выхода генератора 8 на выход 12 устройства не проходит и сигнал ошибки не формируется. При любой другой комбинации сигналов на выходах схемы 1 сравнения на выходе 20 дешифра15

45 тора 13 присутствует нулевой сигнал, элемент И 15 открыт и тактовый импульс проходит на выход 12 устройства, сигнализируя о неправильной работе схемы 1 сравнения.

Аналогичным образом работает блок формирования сигналов ошибки при А(В или А)В. В этих случаях запрещающий сигнал на инверсный вход элемента И 15, поступает только тогда, когда на соответствующем выходе схемы 1 сравнения формируется единичный сигнал, а на других ее выходах единичные сигналы отсутствуют.

Триггер 5 уп ра вл яет переключением триггера 6 и формирует управляющий сигнал на один из управляющих входов мультиплексора 14.

Триггер 6 управляет работой счетчиков

2 и 3 и формирует управляющий сигнал на другой управляющий вход мультиплексора

14. Триггеры 5 и 6 являются счетными триггерами и переключаются в противоположное состояние по заднему фронту каждого импульса, поступившего на их счетные входы.

Триггер 7 предназначен для пуска останова работы устройства. Он переключается в единичное состояние при поступле.нии импульса на вход 11 устройства и возвращается в исходное состояние либо по сигналу переполнения, формируемому счетчиком 2 в конце цикла контроля, либо по сигналу он1ибки, формируемому блоком 4 формирования сигнала ошибки. Для объединения этих сигналов на вход R триггера 7 служит элемент ИЛИ 10.

Генератор 8 формирует последовательность тактовых импульсов, обеспечивающих работу устройства. Он запускается при единичном сигнале на входе и останавливается при возвращении триггера 7 в исходное состояние.

Элемент И 9 управляет прохождением тактовых импульсов на счетный вход триггера 6. Он открывается только при нулевом состоянии триггера 5, поэтому на вход триггера 6 проходят только нечетные тактовые импульсы.

Устройство для контроля схем сравнения работает следующим образом.

В исходном состоянии все элементы памяти находятся в нуле. Цепи установки элементов схемы в исходное состояние условно не показаны.

После поступления сигнала «Пуск» на вход 11 устройства триггер 7 переключается в единичное состояние и запускает генератор 8 импульсов, который начинает формирование последовательности тактовых импульсов.

Первый тактовый импульс проходит на вход элемента И 15. Если на втором выходе контролируемой схемы 1 сравнения присутствует единичный сигнал, то он через элемент И 15 не проходит и сигнал ошибки на

1383367

Формула изобретения

Составитель М. Молчанов

Редактор H. Лазаренко Техред И. Верее Корректор И. М1ска

Заказ 914/48 Тираж 704 11одписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытии ! 13035, Москва, Ж вЂ” 35. Раушская наб., д. 4, 5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Г!роектная, 4 выходе 12 устройства не формируется. Одновременно этот тактовый импульс проходит на счетные входы триггеров 5 и 6 и счетчиков 2 и 3. В результате этого триггеры 5 и 6 переключаются в единичное состояние, в счетчик 3 записывается единица, а счетчик 2 остается в исходном состоянии, так как на входе V этого счетчика сигнал равен нулю. На входы контролируемой схемы 1 сравнения поступают числа А=О, В=l, (т.е. А(В) и на ее выходе появляются сигналы а в=1, а 7=а в= 0 (при правильной работе).

Второй тактовый импульс поступает на вход элемента И 15 и при правильных сиг- 15 налах на выходах схемы 1 сравнения на выход 12 устройства не проходит. Одновременно он поступает на входы счетчиков 2 и

3 триггера 5. В результате этого в счетчик 2 записывается единица, а триггер 5 возвращается в нулевое состояние. На входах схемы 1 сравнения формируется пара чисел

А=В=1.

Третий тактовый и м пульс опрашивает выход блока 4 формирования сигнала ошибки, переключает триггер 5 в единичное сос- 25 тояние, а триггер 6 — в нулевое. В счетчик

2 записывается число А= 2 (А)В).

По четвертому тактовому импульсу триггеры 5 и 6 устанавливаются в нуль, в счетчики 2 и 3 записываются числа А=В=2 и проверяется правильность выходных сигналов схемы 1 сравнения при А=2, В=l.

Далее процесс контроля схемы 1 сравнения циклически повторяется при увеличении чисел А и В на единицу в аналогичной последовательности: А= В, А(В, А= В, А)

> В... до тех пор, пока в счетчиках 2 и 3 не ус- 35 тановятся числа А=В=2, где n — разрядность схемы 1 сравнения.

После этого очередной тактовый импульс проверяет правильность реакции схе- 40 мы 1 сравнения на числа А= В= 2 и проходит на выход переполнения счетчика 2 и далее через элемент ИЛИ 10 на R-вход триггера 7. Последний возвращается в исходное состояние.

Если в процессе контроля хотя бы на одной из пар чисел А и В схема 1 сравнения выдаст неправильный результат, на входе 12 устройства формируется сигнал ошибки, который поступает на R-вход триггера 7, и процесс контроля схемы 1 сравнения останавливается.

1. Устройство для контроля схем сравнения, содержащее генератор тактовых импульсов, первый триггер, элемент ИЛИ, элемент

И, блок формирования сигнала ошибки, выход которого является выходом ошибки устройства и соединен с первым входом элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, единичный вход которого является входом запуска устройства, выход первого триггера соединен с входом запуска генератора тактовых импульсов, выход которого соединен с разрешающим входом блока формирования сигнала ошибки и первым входом элемента И, информационные входы устройства для подключения к выxодам «ÐавHî», «Áîëüше»

«Меньше» контролируемой схемы образуют первую группу входов блока формирования сигнала ошибки, отличающееся тем, что, с целью упрощения устройства, оно содержит второй и третий триггеры, первый и второй счетчики, группы выходов которых являются соответственно первой и второй группами входов устройства для подключения к первой и второй группам входов контролируемой схемы, выход переполнения первого счетчика соединен с вторым входом элемента ИЛИ, выход генератора тактовых импульсов соединен со счетными входами первого и второго счетчиков, второго трипера, инверсный выход которого соединен с вторым входом элемента И, выход которого соединен со счетным входом третьего триггера, прямой выход которого соединен с входом разрец1ения первого счетчика, а инверсный выход — с входом разрешения второго счетчика, инверсные выходы первого и второго триггеров образуют вторую группу входов блока формирования сигнала ошибки.

2. Устройство по и. 1, отличающееся тем, что блок формирования сигнала ошибки содержит дешифратор, мультиплексор и элемент И, причем первая группа входов блока формирования сигнала ошибки соединена с входами дешифратора, выходы которого соединены с информационными входами мультиплексора, вторая группа входов блока формирования сигнала ошибки соединена с группой адресных входов мультиплексора, выход которого соединен с инверсным входом элемента И, прямой вход которого является разрешающим входом блока формирования сигнала ошибки, выход элемента

И является выходом ошибки блока.