Устройство для приема бинарных сигналов

 

Изобретение относится к электррсвязи. Цель изобретения ,- повышение помехоустойчивости . Устр-во содержит блок 1 преобразования сигналов, блок 2 обработкЙГ сигналов, счетчик 3, дискриминатор 5 уровня , регистр (Р) 6, сумматор (С) 9. Блок 2 содержит линию 11 задержки , вычиГающие блоки 12, С 13 и 14, блок 15 определения импульсной реакции и перемножители 16. Введены блок 4 задержки, Р 7, триггер 8, компаратор 10. Р 6 и 7 содержат ячейки 17 памяти: С блока 1 демодулировакные отсчеты сигнала поступают на линию П, с выходов к-рой отсчеты сигнала подаются на 1-е входы N блоков 12, а с дополнительного выхода на блок 15, в к-ром производится оценка отсчетов импульсной

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„ЯК„) 385320 (5!) 4 Н 04 1 2722

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛ6СТВУ (21) 4057672/24-09 (22) 14.03.86 (46) 30.03.88. Бюл. № 12 (72) В. Д. Недильниченко, Ю. В. Шевченко, А. М. Лазарев и О. И. Корба (53) 621.394.62 (088.8) (56) Авторское свидетельство СССР № 794767, кл. Н 04 L 27/22, 1979. образования сигналов, блок 2 обработки сигналов, счетчик 3, дискриминатор 5 уровня, регистр (Р) 6, сумматор (С) 9. Блок 2 содержит линию !! задержки, вычигающие блоки 12, С 13 и 14, блок 15 определения импульсной реакции и перемножителн 16. Введены блок 4 задержки, Р7,,триггер 8, компаратор 10. P 6 н 7 содержат ячейки 17 памяти; С блока 1 демодулированные отсчеты сигнала поступают на ли.нию 11, с выходов к-рой отсчеты сигнала подаются на 1-е входы N блоков 12, а с дополнительного выхода на блок 15, в к-ром производится оценка отсчетов импульсной (54) УСТРОЙСТВО ДЛЯ ПРИЕМА БИНАРНЫХ СИГНАЛОВ (57) Изобретение относится к электросвязи.

Цель изобретения, — повышение помехоустойчивости Устр-во содержит блок преОПИСАНИЕ ИЗОБРЕТЕНИЯ

1385320

20 реакций, с М выходов блока 15 отсчеты поступают на 2-е входы перемножителей 16 соответствующей группы из N перемножителей. К.l-му входу каждого перемножите ля 16 подключен один из (N+M — 1) выходов счетчика 3. 3а цикл перебора на 1-х (М+М вЂ” 1) выходах счетчика 3 формиру-. ются 2 " >комбинаций дискретных символов. .С перемножителей 16 сигналы поступают на

М-входовые С 13. На выходах N-x С 13 за цикл перебора формируются У " " комбинаций последовательности эталонных сигналов.

С выхода каждого С 13 эталонные сигналы

Изобретение относится к электросвязи. и. может йайти применение в устройствах для приема бинарных сигналов, передаваемих по каналам систем связи и физическим цепям.

Целью изобретения является повышение помехоустойчивости.

На чертеже представлена структурноэлектрическая схема предлагаемого устройства.

Устройство содержит блок 1 преобразования сигналов, блок 2 обработки сигналов, счетчик 3, блок 4 задержки, дискриминатор

5 .уровня, основной регистр 6, дополнительные регистры 7, триггер 8, .сумматор 9 и компаратор 10, причем блок 2 обработки сигналов содержит линию l l задержки, вычитающие блоки 12, сумматоры 13, дополнительный сумматор 14, блок 15 определения импульсной реакции и перемножители

16, а основные 6 и дополнительные 7 регистры содержат ячейки 1? памяти.

Устройство работает следующим обра . зом, На вход блока 1 преобразования .сигнала поступает принимаемый сигнал.. На . выходе формируются отсчеты демодулированного сигнала XÄ

Х„=, 2 m; g», + „, (1) где гй; — передаваемые информационные символы; — отсчеты им пульсной реакции тракта передачи, отсчеты .адднтивного гауссовского шума;

-К вЂ” длительность импульсной реак. ции.

С выхода блока 1 преобразования сиг нала демодулированные отсчеты сигнала поступают на вход линии 11 задержки, с вы. поступают йа 2-е входы соответствующего блока, 12, на выходе к--рых формируются разности между принимаемыми и эталон. ными сигналами. На выходе С 14 формируется общая мера близости между последовательностями этих сигналов. В качестве меры отклонения м.б. квадрат разности, либо модуль разности, Дискриминатор 5 регистрирует момент, когда какая-то из очередных 2 " комбинаций последовательностей эталонных сигналов менее отличается от принимаемой, чем предыдущие.

1 табл. 1 ил.

2 ходов которой, отсчеты сигнала подаются: на первые входы N вычитающих блоков 12, и с дополнительного выхода линии 1! задерж 5 ки — на вход блока 15 определения импульс- ной реакции я(1), в котором производится оценка отсчетов д„импульсной реакции. С

М выходов блока 15 определения импульсной реакции отсчеты g«поступают на вто10. рые входы перемножителей 16 соответствующей .группы из N перемножителей. К первому входу каждого перемножителя 16 под ключен соответствующим образом один и, (N+M — 1) -х выходов счетчика 3. За цикл перебора на первых (N+M — 1)-х выходах счетчика 3 формируются Р™" комбинаций дискретных символов. С выходов пере. множителей 16 сигналы поступают на соответствующие М-входовые сумматоры 13, На выходах N-x сумматоров 13 за цикл перебора формируются 2 " комбинаций последовательности эталонных сигналов (Х„,,...,Х„„), где

x"„=Ã й., „,, (2) = ;н

С выхода каждого N-го сумматора 13 эталонные сигналы поступают на вторые входы соответствующего вычитающего блока 12, на выходах которых формируются

З0 разности между принимаемыми и эталонными сигналами, которые поступают на один из входов дополнительного сумматора

14. На выходе.дополнительного сумматора

1.4, который является выходом блока 2 обработки сигналов, формируется общая мера близости между принимаемой и эталонной последовательностями сигналов. В качестве меры отклонения может быть взят, к .примеру, квадрат. разности либо модуль раз- ности. С выхода дополнительного суммато1385320

5 !

3 ра 14 сигнал поступает на вход дискриминатора 5 уровня, который регистрирует момент, когда какая-то из очередных 2 4 " > -х . комбинаций последовательности эталонных сигналов менее отличается от прннимаемои, чем предыдущие.

По этому сигналу последовательность символов, соответствующая данной эталонной комбинации сигналов, с первйх (N+M — !)-х выходов счетчика 3 записывается в соответствующие ячейки 17 памяти основного 6 и дополнительных 7 регист4

Таким образом, при блочном вынесении решения в каждом такте и однотактовом сдвиге в линии 11 задержки оценка каждого символа присутствует в (N+M — !) блоках оценок. Следовательно, если, к примеру: на и-м такте оценка символа гй„на первой позиции блока оценок, то на (п+ m+ N — Я-ьГ. такте оценка символа m находится н! (M+ N — 1) -й позиции блока оценок.

Пусть после цикла перебора на п-м тактовом интервале принято решение о принятии блока символов ров сдвига и триггера 8, в которых после окончания цикла перебора записана наиболее правдоподобная последовательность сим волов.

Дискриминатор 5 уровня работает следующим образом.

В начале цикла перебора при получении первой комбинации эталонной последовательности сигналов общая норма близости записывается в элемент памяти дискриминатора 5 уровня, а соответствующие ей (N+M — 1) дискретных символов с первых (М+М вЂ” 1) выходов счетчика 3 записываются в ячейки 17 памяти и триггер 8, На следующем шаге перебора формируется вторая комбинация эталонной последовательности сигналов и соответствующая ей норма близости. Если норма близости, полученная на данном шаге, меньше нормы близости, содержащейся в элементе памяти дискриминатора 5 уровня, то на его выходе появляется сигнал, по которому. меньшая норма близости записывается в элемент памяти дискриминатора 5 уровня, а в ячейки 17 памяти и триггер 8 записываются с первых (N+M — 1)-х выходов счетчика.3 дискретные значения, при которых бй-. ла, получена данная норма близости.. Если норма близости, сформированная на данном шаге, больше той, которая записана в эле.менте памяти дискриминатора 5 уровня, то на его выходе сигнал не появляется и.никакях изменений не происходит. Таким образом, к концу цикла перебора. из Р™ шагов по сигналам с дискриминатора 5 уровня регистрируется эталонная последовательность сигналов, наименее отличающаяся от передан ной, а соответствующий ей блок оценок из (N+M — 1) символов записан в первых ячейках 17 памяти основного 6 и дополнительных 7 регистров сдвига и триггере 8.

Если на каждом такте выносить блочное решение, то блок оценок из (N+N — 1) символов будет отличаться от блока, полу.ченного на предыдущем такте, всего одни, символом. (mê п т. 4 и iс- б l

15 где;л — символ оценивания.

Рассмотрим процесс окончательного носимвольного решения. После окончаний цикла перебора и вынесения решения сигналом с дополнительного выхода счетчика

3 через блок 4 задержки осуществляется перезапись оценок с первых ячеек 17 памяти во вторые ячейки 17 памяти регистров

6 и 7 сдвига.

Теперь оценка символа m„- на п-м тактовом интервале блочного решения находит;

25 ся во второй ячейке !7 памяти основного регистра 6. После этого счетчик сбрасывается в исходное состояние и начинается но вый цикл перебора для блочного решения на (п + 1) -м тактовом интервале, в результате которого выносится решение о приня.тии символов

После этого сигналом с дополнительнбго выхода счетчика 3 через блок 4 задержкй осуществляется перезапись оценок со вторых ячеек 17 памяти регистров 6 и 7 сдвига в третьи ячейки 7 памяти, с первых ячеек

17 памяти во вторые, а счетчик 3 сбрасывается в исходное состояние для начала

40 цикла перебора и блочного решения на сле, дующем (п+2)-м тактовом интервале. л

Теперь оценка т„на п-м тактовом интервале решения находится в третьей ячейке памяти основного регистра 6, оценка символа m„ xa (п + 1)-м тактовом интервалс блочного решения во второй ячейке 17 памяти первого дополнительного регистра

7 сдвига. Таким образом, за семь такто,вых интервалов семь раз выносится оценка символа т„на тактовых интервалах и, и+ 1,, 50 ...,и+6. После блочного решения на (и+

+6)-м тактовом интервале в ячейках 17 памяти и триггере 8 хранятся следующие оценки символов, вынесенные на различных тактовых интервалах:

1385320

Тактовые интервалы 6

7 7 7 7 7 8 п

К+6 и

m кгпв п и+ з п

«г2 п . n гп кн пк л кгз п+6 п

m к+2 п

К+1 и

m к+ з и

m ( и

m„„„, n+5 п

m с+1 п

m qq и к+1 и

m„., и к+2

n+4 п

m к+2 и

П1 „„ и

П2кг и

m„„

n+3 п

mкг1 и

m и

m„„ и+2 и гпк и кг и П к

Формула изобретения

mÄ=(l, если Ч >О, — 1, если V О, Составитель О. Анлрун1ко

Релактор Т. Парфенова Техред И. Верес Корректор М. Шароши

Заказ 1124//55 Тираж 660 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 l 3035, Москва. Ж --35, Рву нская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

С выходов регистров 6 и 7 сдвига и тригген 8 оценки символа ff1„ïîëó÷åííûå на

n,ï+ l,...,п+6-м тактовых интервалах, поступают на сумматор 9, с выхода сумматора 9 -- на первый вход компаратора 10.

По сигналу с дополнительного выхода счетчика 3 компаратор 10 вьшосит оконча- 25 тельное посимвольное решение по следующему правилу:

"г п гле Ч = Х m„; — напряжение на выходе

4.п сумматора 9.

После этого сигналом управления с дополнительного выхода счетчика 3 через 3 блок 4 залсржки осуществляется перезапись оценок символов с 1-х ячеек 17. памяти в (1+ 1) -е ячейки памяти .регистров сдвига, гле Х=N+M — 2, N+M — 3,...,1, а, счетчик 3 сбрасывается в исходное состояние лля начала цикла перебора и блочного ре- 4О щения на следующем (и+7)-м тактовом интервале. После блочного решения аналогичным образом с помощью сумматора 9, компаратора 10 мажоритарным способом выносится посимвольное решение о символе m„., 45 н т.л.

Таким образом, введенная .совокупность отличительных признаков позволяет повы1 сить помехоустойчивость приема при воздействии межсимвольных искажений и аддитивных шумов.

Устройство лля приема бинарных сиг-, налов, содержащее счетчик, основной регистр сдвига, сумматор, последовательно сослинснные блок преобразования сигналов, блок обработки сигналов, дискриминатор уровня, причем первые выходы счетчика подключены к вторым вхолам блока обработки сигналов, отличающееся тем, что, с целью повышения помехоустойчивости, введены блок задержки, лополнительные регистры сдвига, триггер, компаратор, при этом первые выходы счетчика подключены к информационным входам основного и дополнительных регистров сдвига и триггера, выход дискриминатора уровня подключен к первым управляющим входам основного и дополнительных регистров сдвига и управляющему входу триггера, выход блока задержки .подключен к вторым управляющим входам основного и дополнительных регистров слвига, выходы которых, а также выход триггера подключены к входам сумматора, выход которого подключен к первому входу компаратора, второй вход которого соединен с вторым выходом счетчика и входом блока задержки.