Устройство для моделирования систем массового обслуживания

 

Изобретение относится к области цифровой вычислительной техники и может быть использовано при разработке и моделировании систем массового обслуживания. Це;1Ь изобретения - упрощение устройства. Для достижения данной цели устройство включает четыре триггера. Если в устройстр е обрабатывается заявка низкого приоритета и приходит заявка высокого приоритета, обработка заявки низкого приоритета прекращается . Она записывается в буфер низкого приоритета, заявка высокого приоритета обрабатывается. Счетчики устройства подсчитывают количество обработанных заявок низкого и высокого приоритета, количество потерянных заявок низкого и высокого приоритета. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

- О

ОПИСАНИЕ ИЗОБРЕТЕНИ р

К АBTOPCKOMY СВИДЕТЕЛЬСТВУ 1

СО

С)

CO

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 I ) 4137273/24-24 (22) 15.10.86 (46) 07.04.88. Бюл. № 13 (72) В. А. Карасев и В. Б. Муравник (53) 681.3(088.8) (56) Авторское свидетельство СССР № 1146682, кл. G 06 F 15/20, 1983.

Авторское свидетельство СССР № 1292003, кл. G 06 F 15/20, 1985. (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ СИСТЕМ МАССОВОГО ОБСЛУЖИВАНИЯ (57) Изобретение относится к области цифровой вычислительной техники и может быть

„„SU„„1387009 А 1 использовано при разработке и моделировании систем массового обслуживания. Цель изобретения — упрощение устройства.

Для достижения данной цели устройство включает четыре триггера. Если в устройстве обрабатывается заявка низкого приоритета и приходит заявка высокого приоритета. обработка заявки низкого приоритета прекращается. Она записывается в буфер низкого приоритета. заявка высокого приоритета обрабатывается. Счетчики устройства подсчитывают количество обработанных заявок низкого и высокого приоритета, количество потерянных заявок низкого и высокого приоритета. 1 ил.

1387009

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке и моделирвании систем массового обслуживания.

Цель изобретения — упрощение устройства.

На чертеже приведена схема предлагаемого устройства.

Устройство содержит входы заявок низкого 1 и высокого 2 приоритетов, четвертый триггер 3, счетчик 4, восьмой 5 и первый 6 элементы И, первый элемент 7 запрета, пятый

8 и первый 9 элементы ИЛИ, первый блок

10 задержки, второй триггер 11, второй элемент ИЛИ 12, счетчик 13, четвертый элемент 14 запрета, седьмой элемент И

15, шестой элемент ИЛИ 16, первый триггер !

7, реверсивный счетчик 18 очереди заявок низкого приоритета, счетчик 19, шестой элемент И 20, четвертый элемент ИЛИ 21, третий элемент 22 запрета, пятый элемент 23 запрета, пятый элемент И 24, третий триг—

r.ep 25, реверсивный счетчик 26 очереди заявок высокого приоритета, счетчик 27, четвертый 28 и третий 29 элементы И, второй элемент 30 запрета, третий элемент ИЛИ 31, второй блок 32 задержки, второй элемент И 33.

В начальный момент времени все триггеры находятся в нулевом состоянии, Импульс с входа 1, имитирующий сообщение низкого приоритета, поступает через элемент

7 и элемент ИЛИ 9 на вход блока 10 задержки и одновременно на вход триггера 11.

Последний устанавливается в единичное состояние, запрещающее прохождение импульсов, имитирующих сообщения низкого приоритета, через элемент 7 запрета и разрешающее их прохождение через элемент И

6, элемент ИЛИ 8, элемент ИЛИ 16, элемент

14 запрета на суммирующий вход счетчика

18, который имитирует буфер сообщений низкого приоритета.

При полном заполнении буфера на выходе переполнения счетчика 18 устанавливается сигнал, запрещающий прохождение заявок через элемент 14 запрета и разрешающий их прохождение через элемент И 15 на счетчик 19, подсчитывающий количество потерянных сообщений низкого приоритета.

Импульс, задержанный на время Т. в блоке 10 задержки (имитация обслуживания заявок низкого приоритета), поступает на вход счетчика 13, подсчитывающего количество обработанных заявок низкого приоритета. Одновременно этот же импульс через элемент ИЛИ 12 устанавливает триггер

ll в нулевое состояние, а также через элемент ИЛИ 21 поступает на вход элемента

И 20. Если буфер сообщений низкого приоритета содержит сообщения (счетчик 18 не пуст), то элемент И 20 открыт, так как на втором его входе имеется единичный потенциал от триггера 17, установленного в это состояние первой же заявкой, поступившей

40 в буфер сообщений (счетчик 18). В этом случае импульс проходит через элемент И 20 и элемент ИЛИ 9 на вход блока 10 задержки, имитируя выдачу сообщения на обработку из буфера. Этот же импульс поступает на вычитающий вход счетчика 18 и уменьшает его содержимое на единицу, В момент обнуления буфера (счетчика 18) импульс с выхода обнуления перебрасывает триггер 17, который блокирует элемент И 20 и подает разрешающий потенциал на вход элемента 7.

Импульс, имитирующий сообщение высокого приоритета, пос гупает с входа 2 через элемент 30 запрета, элемент ИЛИ 31 на вход блока 32 задержки и одновременно на единичный вход триггера 3. Последний устанавливается в единичное состояние, запрещающее прохождение импульсов, имитирующих сообщения высокого приоритета, через элемент 30 запрета и разрешающее их прохождение через элемент И

29, элемент 23 запрета на суммирующий вход счетчика 26, имитирующий буфер сообщений высокого приоритета. Этот же сигнал от триггера 3 запрещает прохождение сообщений низкого приоритета через элемент 7 и разрешает их прохождение через элемент И 5, элемент ИЛИ 8, элемент ИЛИ

16, элемент 14 на суммирующий вход счетчика 18.

В случае полного заполнения счетчика

26 сообщения высокого приоритета проходят через элемент И 24 на счетчик 27, подсчитывающий количество необработанных заявок высокого приоритета (аналогично схеме для заявок низкого приоритета).

Импульс, задержанный на время Т. в блоке 32 задержки (имитация обслуживания сообщений высокого приоритета), поступает на вход счетчика 4, подсчитывающего количество обработанных заявок высокого приоритета. Одновременно этот же импульс устанавливает триггер 3 в нулевое состояние.

Если в буфере сообщений высокого приоритета (счетчик 26) есть сообщение, то на выходе триггера 25 имеется потенциал, закрывающий элемент 22 и открывающий элемент И 28.

В этом случае импульс с выхода блока

32 задержки поступает через элемент И 28 и элемент ИЛИ 31 на вход блока 32 задержки, имитируя выдачу сообщения из буфера сообщений высокого приоритета.

Одновременно с этим содержимое счетчика

26 уменьшается на единицу, так как этот импульс поступает на вычитающий вход счетчика 26.

Если счетчик 26 становится пустым, то импульс с его выхода обнуления перебрасывает триггер 25, элемент И 28 закрывается, а элемент 22 открывается.

В этом случае опрашивается буфер сообщений низкого приоритета — импульс с

1387ОО9

Формула изобретения выхода блока 32 задержки проходит через элемент 22, элемент ИЛИ 21 на элемент И

20 (если счетчик 18 не пуст) и далее через элемент ИЛИ 9 на вход элемента 0 задержки, имитируя выдачу сообшения низкого приоритета из буфера.

Если в устройстве обрабатывается заявка низкого приоритета и приходит заявка высокого приоритета, то обработка заявки низкого приоритета прекрашается, она записывается в буфер низкого приоритета, заявка высокого приоритета обрабатывается. Имитация указанной ситуации происходит следующим образом. При обслуживании заявки низкого приоритета на первый вход элемента И 33 подается единичный сигнал с выхода триггера 11.

Импульс — заявка высокого приоритета через элемент 30, элемент ИЛИ 31 поступает на вход блока 32 задержки. Этот же импульс через вход элемента И 33 поступает на сбрасываюший вход блока 10 задержки и устанавливает его в нулевое состояние, а также проходит через элемент

ИЛИ 12 на триггер 11 и устанавливает его в нулевое состояние. Кроме того, этот импульс проходит через элемент ИЛИ 16, элемент 14 на суммирующий вход счетчика 18, имитируя перевод сообшения из обслуживающего прибора в буфер сообшений низкого приоритета.

Счетчики 13 и 4 подсчитывают количество обработанных заявок низкого и высокого приоритета соответственно, а счетчики

19 и 27 подсчитывают количество потерянных заявок соответственно низкого и высокого приоритета.

Устройство для моделирования систем массового обслуживания, содержащее реверсивный счетчик очереди заявок низкого приоритета, реверсивный счетчик очереди заявок высокого приоритета, шесть элементов ИЛИ, восемь элементом И, пять элементов запрета и два блока задержки, первый вход первого элемента И и информационный вход первого элемента запрета объединены и являются входом заявок низкого приоритета устройства, выход первого элемента запрета соединен с первым входом первого элемента ИЛИ, выход которого подключен к входу запуска первого блока задержки, выход которого соединен с первым входом второго элемента ИЛИ, а вход сброса первого блока задержки подключен к выходу второго элемента И, первый вход третьего элемента И и информационный вход второго элемента запрета объединены и являются входом заявок высокого приоритета устройства, выход третьего элемента ИЛИ подключен к входу запуска второго блока задержки, выход которого соединен с ин5

55 формационным входом третьего элемента запрета и первым входом четвертого элемента И, выход которого подключен к вычитающему входу реверсивного счетчика очереди заявок высокого приоритета, выход переполнения которого подключен к первому входу пятого элемента И, выход которого является выходом потерянных заявок высокого приоритета устройства, выход первого блока задержки соединен с первым входом четвертого элемента ИЛ И, второй вход которого соединен с выходом третьего элемента запрета, а выход четвертого элемента ИЛИ подключен к первому входу шестого элемента И, выход которого соединен с вычитаюшим входом реверсивного счетчика очереди заявок низкого приоритета и вторым входом первого элемента ИЛИ, выход переполнения реверсивного счетчика очереди заявок низкого приоритета соединен с управляющим входом четвертого элемента запрета и первым входом седьмого элемента И, выход которого является выходом потерянных заявок низкого приоритета, отличающееся тем, что, с целью упрощения, оно содержит четыре триггера, причем первый вход восьмого элемента И соединен с входом заявок низкого приоритета устройства, а выход восьмого элемента И подключен к первому входу пятого элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, а выход пятого элемента ИЛИ соединен с первым входом шестого элемента ИЛИ, выход которого подключен к второму входу седьмого элемента И и информационному входу четвертого элемента запрета, выход которого соединен с единичным входом первого триггера и суммируюшим входом реверсивного счетчика очереди заявок низкого приоритета, выход обнуления которого подключен к нулевому входу первого триггера, прямой выход которого соединен с вторым входом шестого элемента И и первым управляющим входом первого элемента запрета, второй управляюший вход которого подключен к прямому выходу второго триггера, второму входу первого элемента И и первому входу второго элемента И, второй вход которого соединен с входом заявок высокого приоритета устройства, а выход подключен к второму входу шестого элемента ИЛИ и второму входу второго элемента ИЛИ, выход которого подключен к единичному входу второго триггера, нулевой вход которого соединен с выходом первого элемента ИЛИ, выход третьего элемента И соединен с вторым входом пятого элемента И и информационным входом пятого элемента запрета, выход которого подключен к единичному входу третьего триггера и суммирующему входу реверсивного счетчика очереди заявок высокого приоритета, выход переполнения которого соединен с управляюшим входом пятого элемента запрета, а выход обнуления — — с!

387009

Составитель В. Фукалов

Редактор И гг!улла Техред И. Верес Корректор О. Кундрнк

Заказ 2о3>48 Тираж 704 Подписное

ВН И>И! iH государственного коьнитета СССР по делам изобретений и открытий

I l3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 !

1р»н в»дственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 нулевым входом третьего триггера, прямой выход которого подключен к второму входу четвертого элемента И, управляющему входу третьего элемента запрета и первому управляющему входу второго элемента запрета, выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, а выход третьего элемента

ИЛИ подключен к единичному входу четвертого триггера, нулевой вход которого соединен с выходом второго блока задержки, прямой выход четвертого триггера соединен с вторым управляющим входом второго элемента запрета, вторым входом третьего элемента И, третьим управляющим входом первого элемента запрета и вторым входом восьмого элемента И.