Устройство для умножения комплексных чисел

 

Изобретение относится к вычислительной технике и может быть использовано в процессорах быстрого преобразования Фурье и цифровых фильтрах. Цель изобретения - повышение быстродействия . Устройство содержит счетчик 1, элемент ИЛИ-НЕ 2, элемент ИЛИ 3, регистры 4,5 и 6, триггер 7, регистры 8 и 9, триггер 10, регистр 11, дешифраторы 12,13 и 14, элементы ИЛИ 15, 16, 17,,18, коммутаторы 19, 20, 21 и 22, сумматорьг-вычитатели 23 и 24, регистр 25, триггеры 26 и 27, 1, 33 е сл lA

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) А1 11 4 G 06 F 7 49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4146383/24-24 (22) 14.1j.86 (46) 15.04.88. Бюл. У 14 (72) Е.Я.Ваврук, А.А.Мельник, И.Г.Цмоць и М.Н.Яцимирский (53) 681.325(088.8) (56) Каляев А.В. Многопроцессорные системы с программируемой архитектурой. М.: Радио и связь, 1984, с.182, рис.5.36.

Введение в кибернетическую технику. Обработка физической информации

Под общей ред. Б.Н.Машковского.

Киев, Наукова думка, 1979, с. )42144, рис.46. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ КОМПЛЕКСНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано в процессорах быстрого преобразования Фурье и цифровых фильтрах.

Цель изобретения - повышение быстродействия. Устройство содержит счетчик 1, элемент ИЛИ-НЕ 2, элемент ИЛИ 3, регистры 4 5 и 6, триггер 7, регистры 8 и 9, триггер 10, регистр 11, де" шифраторы 12,13 и 14, элементы ИЛИ 15, 16, 17, 18, коммутаторы 19, 20, 21 и 22, сумматоры-вычитатели 23 и 24, регистр 25, триггеры 26 и 27, ре13888 гистр 28, сумматоры-вычитатели 29 и 30, регистры 31 и 32. Счетчик 1, элементы ИЛИ-НЕ 2, ИЛИ 3 образуют блок 33 управления. Операция умножения в устройстве выполняется по моди51 фицированному алгоритму Бута, который предусматривает постоянный сдвиг вправо на два разряда при одновременном анализе трех разрядов множителя.

1 ил.„1 табл.

Изобретение относится к вычислительной технике и может быть использовано в процессорах быстрого преобразования Фурье и цифровых фильтрах.

Цель изобретения: — повышение быстродействия.

На чертеже представлена функциональная схема предлагаемого устройства для умножения комплексных чисел.

Устройство содержит счетчик 1, 10 элемент ИЛИ-НЕ 2, элемент ИЛИ 3, входные регистры 4" 6, триггер 7,входные регистры 8 и 9, триггер 10 âõîäной регистр 11, дешифраторы 12, 13 и 14, элементы ИЛИ 15-18, коммутато- 15 ры 19-22, сумматорь -вычитатели 23 и 24„ промежуточный регистр 25, триггеры 26 и 27, промежуточный регистр 28, сумматоры-вычитатели 29 и 30, промежуточные регистры 31 и 32, 20

При этом совокупность счетчика элемента RJI11-НЕ 2 и элемента ИЛИ 3 образуют блок 33 управления, содержащий вход 34 действител:ьной части первого числа (ReA), входы 35 и 36 четных и нечетных разрядов действительной части второго числа (ReB), вхо.ды 37 и 38 четных и нечетных разрядов мнимой части второго числа (ImB), вход 39 мнимой части первого числа (ImA) вход 40 начальной установки, вход 41 тактовых импульсов, вход 42 записи, выходы 43 и 44, Устройство работает следующим образом. 35

В исходном состоянии поступление тактовых импульсов через элемент

ИЛИ-НЕ 2 блокируется сигналом переполнения (лог."l ") счетчика 1. Этим же сигналом регистры 5,6,8 и 9 устанавливаются в режим параллельной записи. Перед началом умножения действительная ReA и мнимая ImA части первого комплексного числа в дополни-! тельном коде поступают соответственно на входы 34 и 39 устройства, а действительная ReB и мнимая пВ части второго комплексного числа в до-. полнительном коде поступают соответственно на входы 35-38 устройства.

Сигналом записи, поступившим с входа 42, информация с входов 34-39 устройства записывается в регистры 4 (ReA), 5 (четные разряды ВеВ), 6 (не четные разряды ReB), 8(четные разряды

ImB), 9(нечетные разряды ImB) и 11 (XmA). Этим же сигналом триггеры 7 и 10 устанавливаются в нуль. Сигналом начальной установки (импульс положительной полярности), поступившим со входа 40, регистры 25, 28, 31 и 32, триггеры 26 и 27 устанавливаются в нуль, а счетчик 1 записывается и числом К (К = — —,где n — разряд2 ность действительной или мнимой части второго числа), определяющее количес тво выполняемых итераций. Сигнал лог."0" с выхода переполнения счетчика 1 устанавливает регистры 5,6,8 и 9 в режим сдвига информации в сторону младших разрядов ° По окончании сигнала начальной установки разре . шается поступление тактовых импульсов с входа 41 через элемент ИЛИ-HE 2

Операция умножения в устройстве выполняется по модифицированному алгоритму Бута, который предусматривает постоянный сдвиг вправо на два разряда при одновременном анализе трех разрядов множителя. Все возможные комбинации анализируемых разрядов в 1-м такте и виды выполняемых при этом операций приведены в таблице.

Рассмотрим работу устройства в и -м такте (1 = 1,..., (— — + 1), ) 388851

Информация с выходов младших раз-. рядов регистров 5 и 6 и триггера 7 поступает на входы дешифратора 12, а информация с выходов младших разря5 дов регистров 8 н 9 и триггера 10— на входы дешифратора 13.

В зависимости от информации на входах дешифраторов 12 и 13 на их выходах устанавливаются коды: 10

00 — на входах или 000, или 11)

10 — на входах или 001, или 0)0, или 101,.или 110;

01 — на входах или 011, или 100.

Информация с выхода дешифратора )2 управляет коммутаторами 19 и 22, а информация с выхода дешифратора 14 управляет коммутаторами 20 и 21 следующим образом:

00 — выходы коммутаторов в нуле; 20

10 — на входах коммутаторов информация с первых входов;

01 — на выходах коммутаторов информация с вторых входов.

На выходах коммутаторов 19-22 фор- 25 мируются j-e частичные произведения для получения произведений соответственно ReA ReB; ImA ImB; ReA ImB;

l и ImAReB. Старшие из трех анализируемых в 1-м такте разрядов множителей

ReB u ImB поступают на вход дешиФпатора 13 и устанавливают его выходы в положение или 1000 (на выходах 005, или 0100 (на входах 01), или 0010 (на входах 10), или 0001 (на вхо-.. дах 11). Информация с выходов элементов ИЛИ 15 и 18 поступает на управляющие входы соответственно сумматороввычитателей 23 и 24 и задает один из режимов работы: суммирование, когда 4 на управляющем входе лог."0", или вычитание, когда на управляющем входе лог. "1". На выходах сумматоров-вычитателей 23 и 24 получаем j-e частичные произведения комплексного умноже- 45 ния соответственно действительной (ReAReB — ImA ImB) и мнимой (ReA.ImB +

- + ImA BeB) частей ..

Информация с выходов триггеров 26 и 27 управляет режимами работы соответственно сумматоров-вычитателей 29 и 30 следующим образом . лог,"0" - сум" мирование; лог. "1" - вычитание.

Содержимое работы 25 (g-1)-е частичное произведение действительной части комплексного умножения поступа

55 ет на вход сумматора-вычитателя 29, где оно суммируется или вычитается . из содержимого регистра 31, сдвинуто". го вправо на два разряда. Аналогично выполняются операции на сумматоре-.вычитателе 30.

По каждому тактовому импульсу производится запись информации в регистры 25, 28, 3) и 32, в триггеры 7, )03

26 и 27, сдвиг информации на один разряд вправо в регистрах 5,6,8 и 9, а также уменьшение содержимого счетчика 1 на единицу. и

После (— — +1 ) -ro тактового импульса

2 на выходе счетчика 1 получаем лог."1", которая блокирует поступление тактовых импульсов через элемент Kln-HE 2 и процесс умножения на этом заканчивается. Результат комплексного умножения получается на выходах 43 (действительная часть) и 44 (мнимая часть).

Время умножения комплексных чисел в устройстве равно:

Формула изобретения

Устройство для умножения комплексных чисел, содержащее шесть входных регистров, четыре промежуточных регистра, первый дешифратор, первый и второй коммутаторы и блок управления, причем информационный вход первого входного регистра соединен с входом действительной части первого числа устройства, информационный вход вто рого входного регистра соединен с входом четных разрядов действительной части второго числа устройства, информационный вход третьего входного регистра соединен с входом нечетных разрядов действительной части второго числа устройства, информационный вход четвертого входного регистра соединен с входом четных разрядов мнимой части второго числа устройства, информационный вход пятого входного регистра соединен с входом нечетных разрядов мнимой части второго числа устройства, информационный вход шестого входного регистра соединен с входом мнимой части первого числа устройства, первый информационный вход первого коммутатора соединен с первым информационным входом второго коммутатора и выходом первого входного регистра, выход младшего разряда третьего входного

1388851

50 регистра соединен с первым входом первого дешифратора, второй вход которого соединен с выходом младшего разряда пятого входного регистра,так- 5 товые входы первого и шестого входных регистров соединены с первым выходом, блока управления, второй выход которого соединен с. тактовыми входа."* ми второго, третьего„ четвертого и пятого входных регистров, третий выход блока управления соединен с тактовыми входами первого и второго промежуточных регистров, четвертый выход блока управления подключен к обнуляю- 15 щим входам третьего и четвертого промежуточных регистров, выходы которых являются выходами устройства, о тличающее ся тем, что, с целью повышения быстродействия, в gQ устройство введены два дешифратора, два коммутатора, четыре сумматоравычитателя, четыре элемента ИЛИ и четыре триггера, а блок управления содержит счетчик, элемент ИЛИ-НК и эле- 25 мент ИЛИ, при этом первые информационные входы третьего и четвертого коммутаторов соединены с выходом шестого входного регистра, выход первого входного регистра. со сдвигом íà gg один разряд в сторону старших разрядов соединен с вторыми информационными входами первого и второго коммутаторов, выход шестого HxopHoro регистра со сдвигом на один разряд в сторону старших разрядов соединен с вторыми информационными вхоцами третьего и четвертого коммутаторов, выходы

Первого и третьего коммутаторов и выходы второго и четвертого коммутато- 40 ров соединены с информационными входами соответственно первого и второго сумматоров-вычитателей, выходы которых соединены с информационными входами первого и второго промежуточ- 45 иых регистров, выхоцы которых соединены с первыми информационными входами соответственно третьего и четвер" того сумматоров-вычита.телей, выходы которых соединены с входами соответственно третьего и четвертого промежуточных регистров выходы которых со сдвигом на два разряда в сторону младших разрядов соединены с вторыми информационными вхоцами соответствен ио третьего и четвертого сумматороввычитателей, входы:второго дешифратора соединены с выходами младших разрядов третьего и второго входных регистров и выходом первого триггера, входы третьего дешифратора соединены с выходами младших разрядов пятого и четвертого входных регистров и выходом второго триггера, выходы второго и третьего дешифраторов соединены с управляющими входами соответственно первого, четвертого и второго, третьего коммутаторов, выход первого элемента ИЛИ соединен с входом управления режимом первого сумматора-вычитателя, выходы второго и третьего элементов ИЛИ соединены с информационными входами соответственно третьего и четвертого триггеров, выход четвертого элемента ИЛИ. соединен с входом управления режимом второго сумматоравычитателя, первый выход первого дешифратора соединен с первым входом первого элемента ИЛИ, второй выход первого дешифратора соединен с первыми входами третьего и четвертого элементов ИЛИ, третий выход первого дешифратора соединен с первым входом второго и вторым входом четвертого элементов ИЛИ, четвертый выход первого дешифратора соединен с вторыми входами первого, второго и третьего элементов ИЛИ, выходы третьего и четвертого триггеров соединены с входами управления режимом соответствующих сумматоров-вычитателей, первый,второй и третий входы блока управления соединены соответственно с входами начальной установки тактовых импульсов и записи устройства, вход разрешения записи счетчика блока управления соединен с первым входом и четвертым выходом блока управления, первым входом элемента ИЛИ-HE блока управления и входами обнуления первого и второго промежуточных регистров, второй вход блока управления соединен с вторым входом элемента ИЛИ-HE блока управления, выход которого соединен со счетным входом счетчика блока управления, первым входом элемента

ИЛИ блока управления, третьим выходом блока управления и подключен к тактовым входам третьего и четвертого триггеров и третьего и четвертого промежуточных регистров, второй вход элемента ИЛИ блока управления подключен к третьему входу и первому выходу блока управления и соединен с входами обнуления первого и второго триггеров, выход элемента ИЛИ блока управления подключен к второму выхо1388851

Разряды множителя

j-1)-1 и-2(-1) ация

0 0 . Прибавление нуля

1 Прибавление множимого

0 Прибавление множимого

0

Прибавление удвоенного множимого

Вычитание удвоенного множимого

Составитель В.Березкин

Техред М.Дидык Корректор О.Кравцова редактор Ю.Середа

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж-35 ° Раушская наб., д. 4/5

Заказ 1580/49

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 ду блока управления и соединен с тактовыми входами первого и второго триггеров, третий вход элемента

ИЛИ-НЕ блока управления подключен к выходу переполнения счетчика блока управления и пятому выходу блока управления и соединен с входами управления записью-сдвигом второго, третьего, четвертого и пятого входных регистров, информационные входы перво5

ro и второго триггеров соединены с выходами младших разрядов соответственно третьего и пятого входных регистров.

1 Вычитание множимого

0 Вычитание множимого

1 Вычитание нуля