Коммутатор

 

Изобретение относится к автоматической коммутации и может быть использовано в цифровых электронных автоматических телефонных станциях для построения цифрового коммутационного поля,а также в сетях передачи данных. Цель изобретения - повышение надежности и пропускной способности и упрощение работы коммутатора. Для достижения цели в устройство введены блок приема команд 26, блок передачи команд 27, два дешифратора 19, 20, буферный регистр 21, два регистра 22, 23, мультиплексор 24, элемент И 25. Блок приема команд 26 содержит память входных команд, память активио(;ти входных трактов, память указателей , два регистра, два мультиплексора , два дешифратора, триггер, два элемента ИЛИ, три элемента И. Блок передачи команд 27 содержит память выходных команд, память указателей, триггер-, мультиплексор, регистр, элемент ИЛИ, три элемента И. Коммутатор работает в трех режимах: в режиме коммутации информации, в режиме приема команд, и в режиме передачи команд . 2 з.п. ф-лы, 4 ил. С/)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕа1У БЛИН, Я0„„13

А1

„„4 нo4Q»/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblT к ато СКоМ свиДктеЛьСтвМ (21 ) 41 72988/24-09 (22) 04.01.87 (46) 15.04..88. Бюл. N - 14 (71) Рижское производственное объединение ВЭФ им. В.И.Ленина (72) П.О.Видениекс, А.А.Гаврилов, В.А.Гаврилов и N.À.Товба (53) 621.395.34 (088,8) (56) Патент ФРГ У 3109808, кл. Н 04 Q 11/04, 1979.

Коммутатор РЕВ 2040. — Электроника, 1982, Ф 24, с. 16-18. (5 4) КОММУТАТОР (57) Изобретение относится к автоматической коммутации и может быть использовано в цифровых электронных автоматических телефонных станциях для построения цифрового коммутационного поля,а также в сетях передачи данных.

Цель изобретения — повышение надежности и пропускной способности и упрощение работы коммутатора. Для достижения цели в устройство введены блок приема команд 26, блок передачи команд 27, два дешифратора 19, 20, буферный регистр 21, два регистра 22, 23, мультиплексор 24, элемент

И 25. Блок приема команд 26 содержит память входных команд, память активности входных трактов, память указателей, два регистра, два мультиплексора, два дешифратора, триггер, два элемента ИЛИ, три элемента И. Блок передачи команд 27 содержит память выходных команд, память указателей, триггер-, мультиплексор, регистр, эле- д мент ИЛИ, три элемента И. Коммутатор работает в трех режимах: в режиме коммутации инФормации, е репине приема команд, и е ренине передачи команд. 2 з.п. ф-лы, 4 ил.

1389011

Изобретение относится к автоматической коммутации и может быть использовано в цифровых электронных автоматических телефонных станциях (ЭАТС) для построения цифрового коммутационного ноля (ЦКП), а также в сетях передачи данных.

Цель изобретения — повышение надежности и пропускной способности и 10 упрощение работы коммутатора.

На фиг. 1 изображена блок-схема коммутатора; на фиг. 2 — схема блока синхронизации; на фиг. 3 — схема блока приема команд; на фиг, 4 — схема 15 блока передачи команд.

На фигурах изображены: информационные входы 1 коммутатора, выходы 2 коммутатора, шина 3 обмена с ЭВИ, 4 входы 4 синхронизации коммутатора, 20 последовательно-параллельные преобразователи 5, параллельно-последовательные преобразователи Ь, речевая память,7, память 8 соединений, первый мультиплексор 9, блок 10 сопряже- 25 иия, блок 11 синхронизации, счетчики

12,-12, сумматоры 13,-13, регистр

14, триггер 15, формирователь 16,элементы И 17, — 17, элемент НЕ 18, первый дешифратор 19, второй дешифратор 30

20, буферный регистр 2 1, регистры

22 и 23, второй мультиплексор 24,элемент И 25, блок 26 приема команд, блок

27 передачи команд, шина 28 данных, информационный вход 29 блока 26,синхровыход 30 блока 11, тактовые выходы

31-33 блока 11, управляющий выход 34 блока 27, вход 35 разрешения блока

27, адресный выход 36 блока 10, информационный вход — выход 37 блока 40

10 — управляющие входы 38 и 39 чтения блока 26, управляющий вход 40 блока 27, выход 41 записи дешифратора 20, выход 42 номера тракта блока

11, выход 43 загрузки блока 11, выходы 44 и 45 записи чтения блока 10, мультиплексор 46, мультиплексор 47, память 48 активности входных трактов, память 49 входных команд, память

50 указателей, дешифраторы 51 и 52, элементы И 53-55, элементы ИЛИ 56 и

57, триггер 58, регистры 59 и 60, мультиплексор 61, память 62 указателей, память 63 выходных команд,элементы И 64-66, элемент ИЛИ 67, триг- гер 68, регистр 69.

Коммутатор работает следующим образом.

Последовательно-параллельные преобразователи 5 и параллельно-последовательные преобразователи 6 обеспечивают прием последовательной ин-, формации с входных портов, представляющих собой уплотненные линии связи, и передачу на выходные порты.Вся процедура приема и передачи информации протекает синхронно в соответствии со структурой цикла работы коммутатора.

В случае 16-ти портов имеем 512 трактов, которые обслуживаются за

125 мкс. На вход дешифратора 19 поступает номер обслуживаемого порта, в соответствии с которым он инициирует соответствующий преобразователь.

Дешифратор 19 вырабатывает импульсы в преобразователи 6 и сигналы разрешения выходов преобразователей 5 в соответствующих циклах, Совокупность блоков 7, 8, 9, 22 и 24 образуют основу коммутатора без блокировок, которая осуществляет процесс коммутации информации, причем любой входной тракт может быть скоммутирован на любой выходной тракт.

Память 8 содержит информацию о коммутации. Оно обеспечивает выдачу адресной информации (через регистр

22 и мультиплексор 9) на адресные входы речевой памяти 7, обеспечивая отображение: выходной порт, выходной канал — входной порт, входной канал.

В один из разрядов памяти 8 записы- . вается информация о проключении данного тракта: " 1" — тракт проключен, "0" — не проключен. Запись в память

7 осуществляется по адресу, поступающему с блока 11, а чтение — по адресу, который находится в регистре 22.

Таким образом, информация из преобразователя 5 в соответствующем цик. ле записывается в память 7, а затем считывается из него в соответствую-, щий преобразователь 6 в другом цикле. Тем самым обеспечивается коммутация информации с определенного входного тракта на определенный выходной тракт.

Изменение содержимого памяти 8— управляющий микропроцессор может осуществлять через блок 10. Мультиплексор 24 обеспечивает передачу либо текущего номера порта и канала с выхода блока 11 или адреса, поступаю1389011 щего от микрокомпьютера через блок

10 сопряжения.

Регистр 22 обеспечивает хранение адреса для памяти 7, считанного предварительно из памяти 8, С вЂ” номер канала, P — номер порта, С вЂ” 1 для P Î С вЂ” 2 для Р=О

Подача на памяти 7, 8 (как и на остальные) не номера тракта Р, С, а

Р,С+1 или P-1,С01 и т.д. обеспечивают аппаратное приведение к единому отсчету относительно входов 1 и выходов 2 устройства. Смещение связано с задержками информации при прохождении через блоки коммутатора. Если этого не делать аппаратно, то управляющий микрокомпьютер должен программным способом обеспечить приведение к единому отсчету циклов, т.е., посылая какую-либо команду в канал С, записывать ее не по адресу С.Р, а по такому адресу, при котором на выход 2 коммутатора она поступает имен-25 но в момент С. Например, если на выходах 2 устройства поступает информация О-ro канала (С = О), то в этот момент чтение памяти 8 производится по адресу P,Ñ+1, т.е. для С=1. Таким образом, в преобразователи 6 поступает информация 1-ro канала, которая из него выводится в момент С=1.

Смещение P-1 связано с наличием регистра 23, задерживающего информацию на 1 временной интервал.

Предполагается, что выход 42 номера тракта блока 11 содержит все необходимые сигналы, который поступают на соответствующие блоки (24, 9, 46, 47, 61).

Блок 11 синхронизации вырабатывает сигналы на выходах Çi 32, 33 (сигналы действия такта Т1, Т2, ТЗ соответственно) для синхронизации

45 работы коммутатора. Кроме того, блок

11 формирует сигнал на выходе 30 и сигнал загрузки на выходе 43," который действует в цикле Р=О в момент действия такта ТЗ.

Формирователь 16 включает счетчики 12,,12 . Триггер 15 обеспечивает деление на 2 сигнала 8192 кГц с входа 4 коммутатора. Элементы И 17 -17 формируют сигналы синхронизации на

55 выходах 31., 32, 33. Счетчики 12 „

121, сумматоры 13„13 и регистр 14 обеспечивают получение требуемых для коммутатора значений номера канала и порта С-1, С+1, C01, P P-1.

Блок 10 обеспечивает сопряжение коммутатора с шиной 3. Дешифратор 20 обеспечивает формирование сигналов чтения информации иэ блоков 26 и 27 и записи в память 8.

Регистры 21, 23 и 69 обеспечивают развязку с шиной 28, связанной с преобразователями 5 и 6.

Наличие развязанных выходов памятей 7 и 63 позволяют снизить требование по быстродействию используемых микросхем ОЗУ, так как имеется возможность, одновременно запустить циклы чтения для обоих памятей и в зависимости от состояния триггера 68, фиксирующего информацию с выхода памяти 62, а также от значения одного из разрядов регистра 22, в который записана информация, определяющая, проключен или нет данный тракт,обеспечивается выбор соответствующего регистра 21 или 69. Сигналы выбора формируются элементами И 65 и 66.

Возможно состояние, когда не выбраны оба регистра (21 и 69), что приводит к загрузке в преобразователи 6 состояния, соответствукицего команде

"Разъединение": нули во всех разрядах.

Регистр 23 обеспечивает задержку на один цикл, позволяя снизить требование на быстродействие ряда блоков коммутатора, в первую очередь в блоке 26 приема команд.

Блок 26 приема команд обеспечивает прием команд управления проключения или разъединения, поступающих с входов 2 устройства. Дешифратор 51 декодирует, например, 2 старших разряда 16 — разрядных данных, поступающих с входов 29 блока 26, обеспечивая выделение команд управления проключением и команд разъединения. В первом случае по соответствующему адресу в память 48 записывается "1" (активизация входного тракта), а во втором случае — "О". Триггер 58 фиксирует значение с выхода памяти 48 в цикле С-1, P т.е. осуществляется чтение памяти 48 а в следующем цикле в зависимости от состояния триггера 58 — разрешение или запрет записи в память 48. Запись в память 49 происходит одновременно и апишется

I только та команда, которая активировала тракт записью "1" в память

Т389011

48 или сняла активацию тракта записью "О" в память 48.

Триггер 58 фиксирует значение активации обслуживаемого в настоящий момент тракта. Он соединен с одним из входов дешифратара 51. Если на выходе триггера 58 "1" (тракт активирован), дешифратор 51 даже при поступлении команды управления проключением не формирует сигнал на сво* ем выходе, соединенным с элементом

ИЛИ 56. Если на выходе триггера 58

"О" (тракт не активирован), дешифраmp 51 формирует сигнал при обнаружении команды управления проключением, но не реагирует на команду разъединения.

Если на выходе триггера 58 "1" (тракт активирован), дешифратор 51 20 формирует. сигнал только.при обнаружении команды разъединения, но не реагирует на команду управления праключением. Таким образом, обеспечивается выделение только тех команд, на которые должен реагировать процессор, управляющий коммутатором. Только эти команды будут записаны в память 49 входных команд и будут отмечены в памяти 50 указателя. Возможность чтения целого слова из памяти

50 позволяет за один цикл чтения знать о командах, поступивших в память 49 по нескольким входным трактам.

Чтение памяти 50 через шину 3 может происходить в такте Т2. Чтение памяти 49 может происходить в тактах

Т2, ТЗ. Одновременно в такте ТЗ происходит запись "О" в память, 50 по адресу, па которому осуществляется чтение из памяти 49. Тем самым в памяти 50 единицей отмечены только те команды, которые процессор не прочитал из памяти 49 входных команд. Принятые команды обслуживаются процессором, который обеспечивает запись соответствующей информации в память

8 соединений.

Процессор через шину 3 и блок 10 осуществляет запись команды подтверждения в память 63 по адресу, равному номеру выходного тракта. Закон выбора обратного канала: С z = 32 — Сш,.

Такая зависимость входной (прямой) канал — обратный канал обеспечивает минимальную задержку для обратного пути, который строится одновременно с прямым.

Одновременно в такте Т1 происхо- . дит запись "1" в память 62 по тому же адресу. "1" в памяти 62 указывает на наличие команды в памяти 63. Постоянный опрос памяти 62 в такте Т2 и запись результата в триггер .68 определяют наличие команды в памяти 63, а с помощью элементов И 65 и 66 обес1 печивается запрет регистра 21 и разрешение регистра 59. Одновременно в память 62 запишется "0" по тому же адресу, что предотвращает повторную выдачу команды.

Режим коммутации информации, В коммутаторе осуществляется непрерывный ввод входной информации с . входов 1 в преобразователи 5 (параллельно для всех преобразователей).

Затем одновременно для всех преобразователей по сигналу с выхода 43 загрузки осуществляется передача информации с входных регистров сдвига на выходные буферные регистры преобразователей 5. В следующий временной интервал осуществляется последонательный опрос .выходных буферных регистров преобразователей 5 сигналами с выходов дешифратора 19 на шину 28 данных, а с нее на входы регистра 23. Информация из регистра 23 переписывается в соответствующем цикле записи в память 7. Такая последовательность происходит 16 раз за канальный интервал, обеспечивая запись информации в память .7 со всех преобразователей 5. Адресная информация поступает через мультиплексор

9 с блока 11. После каждой записи осуществляется цикл чтения, в результате которого информация из памяти 7 через регистр 21 передается на шину данных и записывается в входной ре- . гистр одного из преобразователей 6 °

За 16 циклов чтения заполняются все входные регистры преобразователей 6.

Затем одновременно по сигналу с выхода 43 загрузки осуществляется передача информации в выходные регистры сдвига преобразователей 6, с выходов которых она поступает в последовательном виде на выходы 2 устройства.

В циклах чтения памяти 7 адресная информация для него поступает с регистра 22, в который записывается ад-, рес, считанный из памяти 8 во время действия цикла записи в память 7. При чтении считывается информация, записанная в память 7 во время одного из

13890 кием из памяти 49 производится запись "О™ в память 50.

Регистры 59 и 60 обеспечивают прием информации из памятей 49 и 50 в тактах ТЗ и Т2 соответственно при об5 ращении в режим чтения со стороны.шины 3.

Режим передачи команд.

Процессор, управляющий коммутатором через шину 3, имеет доступ по записи в память 63. Запись происходит в такте Т1. Одновременно в такте Т1 происходит запись "1" в память 62, через элемент ИЛИ 67. В такте Т2 производится цикл чтения памяти 62. ,Результат чтения записывается в тригprep 68 при появлении сигнала на вы-! ходе 33. На выходе элементов И 65 и

66 в такте ТЗ формируются сигналы разрешения регистра 69 (если на выходе триггера 68 "1") и сигнал разрешения регистра 22 (если на выходе триггера 68 "0", а на входе 35 блока 27 "1"). При появлении импульса разрешения на выходе элемента И 66 в такте ТЗ через элемент ИЛИ 67 формируется импульс записи в память 62, в которое записывается "О". В этом же такте ТЗ происходит передача инфор30 мации с выхода памяти 63 через регистр 69 на шину 28, с которой она записывается в один из преобразователей 6.

Формула изобре тения

1. Коммутатор, содержащий последовательно-параллельные преобразова1тели, информационные входы которых соединены с группой информационных входов коммутатора, параллельно-последовательные преобразователи, выходы которых являются выходами коммутатора, первый мультиплексор, выход которого соединен с адресным входом речевой памяти, память соединений, блок синхронизации, синхровыход которого соединен с синхровходом первого мультиплексора, а тактовые входы — с входами синхронизации ком50 мутатора, блок сопряжения, соединенный двусторонней связью с шиной обмена с 3ВМ, отличающийся тем, что, с целью повышения надежности и пропускной способности, в него введены блок приема команд, блок передачи команд, два регистра, .буферный регистр, два дешифратора, эле11 10 мент И, мультиплексор, причем выходы последовательно-параллельных преобразователей, информационный выход блока передачи команд и выход буферного регистра соединены через шину данных с информационными входами первого регистра и параллельно-последовательных преобразователей, выход . номера тракта блока синхронизации соединен с первыми информационными входами первого и второго мультиплексоров, с первыми адресными входами блока приема команд и блока передачи команд и информационным входом первого дешифратора, первая и вторая группы выходов которого соединены с первыми управляющими входами соответственно последовательно-параллельных и параллельно-последовательных преобразователей, вторые управляющие входы которых соединены с выходом загрузки блока синхронизации, синхровыход которого соединен с. синхровходами второго мультиплексора, первого и второго регистра, первого дешифратора, последовательно-параллельных и параллельно-последовательных преобразователей, блока приема команд, блока передачи команд и блока сопряжения, адресный выход которого соединен с вторыми адресными входаыи блока приема команд, блока передачи команд, вторым информационным входом второго мультиплексора и информационным входом второго дешифратора, первый и второй управляющие входы которого соединены с выходами чтения и записи блока сопряжения, а выходы второго дешифратора соединены соответственно с первым и вторым управляющими входами блока приема команд, с управляющим входом блока передачи команд и первым вхо-. дом элемента И, выход которого соединен с управляющим входом памяти соединений, информационный выход которой соединен с информационным входом второго регистра, выход которого соединен с вторым информационным входом первого мультиплексора, информационный вход-выход речевой памяти соединен с выходом первого регистра, информационным входом буферного регистра и информационным входом блока приема команд, информационный выход которого соединен с информационным входом-выходом блока сопряжения, информационными входами памяти соединений и блока передачи команд, управляющий му адресу может прочитать команду из памяти 49 и выполнить ее. Результат выполнения должен выразится в записи в памяти 8 соединений соответствующей информации: либо проключение тракта с определенной коммутацией, либо отключение тракта. Одновременно с чте7

13890 циклов записи, т.е. обеспечивается коммутация любого входного тракта на любой выходной тракт в соответствии с записанной в память 8 информации;5

Мультиплексор 24 обеспечивает передачу адреса для памяти 8. Элемент И 25 формирует импульс записи в память 7 в момент действия такта ТЗ (сигнал

33) .

Выше показан процесс прохождения информации в режиме коммутации. В этом режиме блоки 26 и 27 участия не принимают, однако по входам 1 устройства в различных временных каналах и по различным портам одновременно приходят наряду с речевой информа/цией также команды управления процессом коммутации: команды .выбора пути или команда разъединения. При этом в соответствующие циклы происходит прием информации в блок 26 приема команд. Если входной тракт активизирован (пришла команда управления проключением), вся следующая инфор- 25 мация передается в память 7, в том числе и следующие команды управления проключением, предназначенные для других коммутаторов. Активизация входного тракта снимается при поступлении команды разъединения.

Если процессор записал команду подтверждения в блок 27 передачи команд, то одновременно с этим в память

62 (указатель выходных команд) запишется "1". При чтении "1" с выхода

35 памяти 62 в триггер 68 запишется "1"что приводит к тому, что регистр 21 будет в такте Т3, а регистр 69 открыт пропуская информацию HB шину 40

28. Регистр 21 открывается только тогда, когда из памяти 62 считывается "0", а из одного из разрядов памяти 8, определяющего факт проключения тракта, считывается "1". Если .тракт не проключен (на выходе регистра 22, соединенного с элементом И

65 — "0"), регистр 21 закрыт. В этом случае в преобразователь 6 запишется информация, которая определена как команда разъединения (все разряды нулевые). Это обеспечивает автоматическое разъединение пути всеми коммутаторами коммутационного поля.

Режим приема команд.

Функцию выделения команд выполня- 55 ет дешифратор 51. Он выделяет два типа команд: команду управления проключением и команду разъединения. В начальном состоянии по всем входным портам поступают команды разъединения (нули во всех разрядах 16-разрядного слова). Дешифратор 51 формирует импульс на первом выходе. Импульс записи с выхода элемента И 55 на вход записи памяти. 48 проходит только в такте Т1 (сигнал 31), Таким образом, поступающие команды разъединения очищают память 48, если в каких-либо ячейках его записаны "1". В предварительных циклах чтения памяти 48 информация с его выхода записывается триггером 58, выход которого соединен с входом дешифратора 51. Если на этом входе "1", то команда разъединения инициирует сигнал на выходе де" шифратора, если "0", то сигнал на втором выходе дешифратора инициирует команды управления проключением. Во время активности тракта дешифратор

51 не реагирует на поступающие команды управления и реагирует на icoманды разъединения, а в неактивном состоянии входного тракта дешифратор

51 не реагирует на команды разъедиi нения и реагирует на команды управления, приходящих по данному тракту.

Это обеспечивает выделение только тех команд, на которые должен реагировать коммутатор, вернее, процессор, управляющий коммутатором. Все остальные команды проходят в память 7.

Обнаружив команду, совокупность блоков 51, 55, 56 формирует импульсы записи, поступающих на входы записи памятей 48-49 и через элемент

ИЛИ 57 и дешифратор 52 — на один из входов записи памяти 50 указателя входных команд, где накапливаются

"1", сигнализирующие о поступивших в память 49 команд. Процессор, прочитав через блок 10 информацию из памяти 50, знает сразу о нескольких поступивших командах, Адрес, по которому поступили команды в память 49, определяется совокупностью адреса, по которому осуществлялось чтение памяти 50, и номера разряда, в котором записана "1". Далее процессор по это1389011

12 выход которого соединен с управляющим входом буферного регистра, управляющий выход второго регистра соединен с входом разрешения блока передачи команд, первый тактовый выход блока синхронизации соед чен с первыми тактовыми входами блоков приема и передачи команд и тактовым входом речевой памяти, второй тактовый выход бло- 0 ка синхронизации соединен с вторым тактовым входом блока приема команд, третий тактовый выход блока синхронизации соединен с третьим тактовым входом блока приема команд, вторым тактовым входом блока передачи команд и вторым входом элемента И, а адресный вход памяти соединений соединен с выходом второго мультиплексора.

2. Коммутатор по п. 1, о т л и — 20 ч а ю шийся тем, что блок приема команд содержит память входных команд, память активности входных трактов, память указателей, два регистра, два мультиплексора, два дешифратора, триггер, два элемента ИЛИ, три элемента И, причем информационный вход блока соединен с информационными входами памяти входных команд и первого дешифратора, выходы которого соединены с информационным входом памяти активности входных трактов и входами первого элемента

ИЛИ, выход которого и первый тактовый вход блока через первый элемент

И соединены с управляющими входами 35 памяти входных команд, памяти активности входных трактов и первым входом второго элемента ИЛИ, выход которого соединен с управляющим входом второго дешифратора, выход которого

40 соединен с информационным входом памяти указателей, выход которого соединен с информационным входом первого регистра, выходы которого и второго регистра соединены с информаци- 45 онным выходом блока, первый адресный вход которого соединен с первым информационным входом первого мульти1 плексора и информационным входом второго мультиплексора, выход которого 50 соединен с адресным входом памяти активности входных трактов, выход кото- рой соединен с входом триггера, выход которого соединен с управляющим входом первого дешифратора, синхро- 55 вход блока соединен с синхровходами первого и второго мультиплексоров, триггера и памяти указателей, второй адресный вход блока соединен с вторым информационным входом первого мультиплексора, выход которого соединен с информационным входом второго дешифратора и адресными входами памяти указателей и памяти входных команд, выход которой соединен с информационным входом второго регистра, первый управляющий вход блока соединен с первым входом второго элемента И и первым управляющим входом второго регистра, второй управляющий вход блока соединен с первым входом третьего элемента И и первым управляющим входом первого регистра, второй тактовый вход блока соединен с вторым входом третьего элемента И, выход которого соединен с вторым управляющим входом первого регистра, третий тактовый вход блока соединен с вторым входом второго элемента И, выход которого соединен с вторым управляющим входом второго регистра и вторым входом второго элемента ИЛИ.

3. Коммутатор по и. 1, о т л и— ч а ю шийся тем, что блок передачи команд содержит память выходных команд, память указателей, триггер, мультиплексор, регистр, элемент

ИЛИ, три элемента И, причем информационный вход блока соединен с информационным входом памяти выходных команд, выход которой соединен через регистр с информационным выходом блока, первый и второй адресные входы которого через мультиплексор соединены с адресными входами памяти выходных команд к памяти указателей, синхровход которой соединен с синхровходом блока и синхровходом мультиплексора, управляющий и первый тактовый входы блока через первый элемент И соединены с управляющим входом памяти выходных команд и первым входом элемента ИЛИ, выход которого соединен с управляющим входом памяти указателей, выход которой соединен с первым входом триггера, выходы которого соединены с первыми входами соответственно второго и третьего элементов И, второй тактовый вход блока соединен с вторым входом триггера и вторыми входами второго и третьего элементов И, вход разрешения соединен с третьим входом третьего элемента И, выход которого соединен с управляющим выходом блока, выход второ" го элемента И соединен с управляющим входом регистра и вторым входом элемента ИЛИ.

1389011

1389011

1389011 ф

З7

ЗО

Составитель В.Грачев

Редактор Н.Киштулинец Техред J1.Олийнык

Корректор N.Èàêñèìèøèíeö

Заказ 1586/57 Тираж 660 Подписное

ВНИИПИ Государственного комитета СССР по репам изобретений и открытий

113035, Москва, Ж-35, Раушская наб;, д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4