Устройство сбора и преобразования информации
Устройство сбора и преобразования информации, содержащее первый многоканальный программируемый усилитель, аналого-цифровой преобразователь, преобразователь дискретных сигналов, управляющий вычислитель, блок управления, блок памяти, источник эталонного напряжения, блок питания пассивных датчиков, блок постоянной памяти, блок связи, причем информационные входы первого многоканального программируемого усилителя являются информационными входами первой группы устройства, первый и второй информационные входы калибровки первого многоканального программируемого усилителя подключены к выходу нулевого потенциала устройства и к выходу источника эталонного напряжения соответственно, вход режима первого многоканального программируемого усилителя подключен к первому информационному выходу блока памяти, выходы блока питания пассивных датчиков являются выходами питания пассивных датчиков устройства, вход опорного напряжения блока питания пассивных датчиков подключен к выходу источника эталонного напряжения, вход задания режима блока питания пассивных датчиков подключен к первому информационному выходу блока памяти, выход аналого-цифрового преобразователя подключен к информационному входу блока памяти, второй информационный выход которого подключен к первому информационному входу управляющего вычислителя, первый управляющий выход которого подключен к первым управляющим входам преобразователя дискретных сигналов, блока постоянной памяти и блока памяти, выход преобразователя дискретных сигналов подключен к первому информационному входу управляющего вычислителя, а информационные входы преобразователя дискретных сигналов являются информационными входами второй группы устройства, информационный выход блока постоянной памяти подключен ко второму информационному входу управляющего вычислителя, второй управляющий выход и третий информационный вход которого подключен к управляющему входу и первому информационному выходу блока связи соответственно, второй информационный выход которого является информационным выходом устройства, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет реализации обработки сигналов синхродатчиков и обеспечения универсальности входов, в него введены формирователь знака фазы, блок синхронизации, со второго по n-й многоканальные программируемые усилители, n интеграторов и коммутатор, причем формирователь знака фазы содержит n выпрямителей, n компараторов, n триггеров и коммутатор, блок синхронизации содержит коммутатор, фильтр низкой частоты, компаратор, формирователь коротких импульсов, источник эталонной частоты, счетчик, элемент И и элемент ИЛИ, блок управления содержит делитель частоты, три триггера, элемент И, распределитель импульсов, счетчик, дешифратор, таймер, причем информационные входы со второго по n-й многоканальных программируемых усилителей являются информационными входами с третьей по (n+2)-ю группы устройства соответственно, первые и вторые информационные входы калибровки со второго по n-й многоканальных программируемых усилителей подключены к выходу нулевого потенциала устройства и к выходу источника эталонного напряжения соответственно, входы задания режима со второго по n-й многоканальных программируемых усилителей подключены к первому информационному выходу блока памяти, информационный выход p-го многоканального программируемого усилителя (p=1,... n) подключен ко входу p-го выпрямителя, первый выход которого подключен к информационному входу p-го интегратора, а второй информационный выход p-го выпрямителя подключен ко входу p-го компаратора, выход которого подключен к информационному входу p-го триггера, выход которого подключен к p-му информационному входу коммутатора формирователя знака фазы, выход которого подключен к информационному входу блока памяти, первый информационный выход которого подключен к управляющим входам всех коммутаторов и к первому входу элемента И блока синхронизации, выходы всех интеграторов подключены к информационным входам коммутатора устройства, выход которого подключен к информационному входу аналого-цифрового преобразователя, информационные входы коммутатора блока синхронизации являются информационными входами n+3 группы устройства, информационный выход коммутатора блока синхронизации подключен к информационному входу фильтра низких частот, выход которого подключен к входу компаратора блока синхронизации, выход этого компаратора подключен к первому информационному входу формирователя коротких импульсов, первый выход которого подключен ко вторым информационным входам всех триггеров формирователя знака фазы и первому входу элемента ИЛИ, а второй информационный выход формирователя коротких импульсов подключен ко второму входу элемента ИЛИ, третий вход которого подключен к выходу элемента И блока синхронизации, а выход подключен к информационному входу делителя частоты, ко входу установки первого триггера и к первому информационному входу таймера, выход которого подключен ко входу установки второго триггера, выход которого подключен ко второму информационному входу формирователя коротких импульсов и второму входу элемента И блока синхронизации, третий вход которого подключен к первому информационному выходу источника эталонной частоты, второй информационный выход которого подключен к счетному входу счетчика блока синхронизации, выход которого подключен к информационному входу блока памяти, информационный выход делителя частоты подключен к первым входам режима интеграторов, к счетному входу счетчика блока синхронизации, ко входу сброса второго триггера и к первому входу элемента И блока управления, выход которого подключен к тактовому входу распределителя импульсов, выход которого подключен ко входу стробирования аналого-цифрового преобразователя и к счетному входу счетчика блока управления, выход которого подключен к адресному входу блока памяти и к информационному входу дешифратора, выход которого подключен ко входу установки третьего триггера, выход которого подключен ко входу запуска таймера, ко входу сброса первого триггера, ко второму входу элемента И блока управления и к четвертому информационному входу управляющего вычислителя, вход сброса третьего триггера подключен к первому управляющему выходу управляющего вычислителя, выход первого триггера подключен к третьему входу элемента И и ко вторым входам режима интеграторов.
