Цифровой синтезатор частот

 

Изобретение м.б. использовано в прецизионных сигнал-генераторах. Для расширения диапазона и точности установки выходньк частот введены сумматор 11 кодов, вычитатели 12 и 18 кодов, коммутатор 13, регистр 14 памяти, D-триггеры 15 и 16, эл-т 17 задержки. Код с выхода преобразователя 5 кода поступает на блок 6 памяти , где хранятся oичпo-кoдиpo- ванные значения sin за 1/4 периода

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН 5о 4 Н 03 В 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMV СВИДЕТЕЛЬСТВУ

У

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ {21) 4002932/24-09 (22) 06.01.86 (46) 07.05.88. Бюл. Р 17 (72) Г.Е. Зусин, 10.В. Дибров, С.А. Горьев и В.Н. Парфенюк (53) 621.373.42(088.8) (56) Авторское свидетельство СССР

Ф 1262685, кл. Н 03 В 19/00, 19.04.85.

Гнатек Ю.Р ° Справочник по цифроаналоговым и аналого-цифровым преобразователям. М.: Радио и связь, 1982, с. 255-258, рис. 4. 128.

„„SU„„1394393 А I (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ (57) Изобретение м. б. использовано в прецизионных сигнал-генераторах.

Для расширения диапазона и точности установки выходных частот введены сумматор 11 кодов, вычитатели 12 и

18 кодов, коммутатор 13, регистр 14 памяти, D-триггеры 15 и 16, эл-т !7 задержки. Код с выхода преобразователи 5 кода поступает на блок 6 памяти, где хранятся двоично-кодированные значения з п за 1/4 периода

13943 с шагом М/2N. На выходе блока 6 формируются коды, соответствукщие значениям sin в 1-м полупериоде. Чтобы получить двончно-кодированные значения sin 2-ro полупериода, код с блока 6 поступает на вход преобразователя 8 кода, к-рый в зависимости от состояния делителя 7 частоты либо прямо пропускает код на свой выход, либо преобразует его в дополнительный код. Сигнал с выхода делителя 7 поступает также на вход старшего (знакового) разряда ЦАП 9, к-рый синхронно с преобразователем

8 изменяет прямой код на дополнительный. На выходе ЦАП 9 формируется аналоговый ступенчатый сигнал к рый поступает на фильтр 10 нижних частот, и с его выхода снимается синусоидальный сигнал требуемой частоты. 1 ил.

1 2

Изобретение относится к радиотех" суммы L + К . Сумма Ь + К на выходе нике и может быть использовано в пре- : сумматора кодов 11 и разность Ь вЂ” N цизионных сигнал-генераторах. на выходе второго вычитателя 18 форЦель изобретения - расширение диа-,мируются параллельно. Сигнал перенопазона и точности установки выходных 5 са с выхода переноса второго вычита» частот. теля 18 через первый 0-триггер 15 °

На чертеже представлена структур- который пропускает его на выход лишь ная электрическая схема цифрового через время, отведенное .на срабатысинтезатора частот. ванне сумматора 11 кодов и второго цифровой синтезатор частот содер- 1О вычитателя 18 и определяемое элеменжит блок 1 установки кода частоты,. ;том 17 задержки, поступает на вход генератор 2 опорной частоты (ГОЧ), управления коммутатором 13 ° который накапливающий сумматор (HC) 3, первый пропускает на свой выход двоичный делитель 4 частоты на два, первый пре код, соответствующий числу К . образователь 5 кода, блок 6 памяти, 15 Ймпульсы с ГОЧ 2 предустанавлива-i второй делитель 7 частоты на два> ют первый D-триггер в начале каждого второй преобразователь 8 кода, цифро- такта работы цифрового синтезатора аналоговый преобразователь 9. фильтр . частот. Двоичный код числа К так

10 нижних частот, сумматор 11 кодовэ же, как и сигнал управления с выхода ,первый вычитатель 12 кодов, коммутатор 2" первого Р-триггера 15, следукщим та13, регистр 14 памяти, первый D-ypzr- ктом записывается в регистр 14 и втогер 15, второй 0-триггер 1 6, элемент Рой 1>-триггер 16. Двоичный код числа

17 задеркки, второй вычитатель 18 ко- Р = Ко с информационных выходов редов.,гистра 14 поступает на первый вход цифровой синтезатор част >т рабо- сумматора 11 кодов, где складывается

25 . тает следукщим образом. с числом К и на его выходе формируВ НС3 по второму кодовому входу eTce Kop 4HcJls L 2 K ю и, задается код емкости НС3, а на первый 4 Ný то далее все проискоДит как опикодовый вход НС3 подан код числа К, сано. Если на выХоде сУмматора кодов с выхода блока 1 установки. Если пред- 11 поЯвлЯетсЯ код числа L э N, на

30 ,положим, что в начальный момент ре-,выходе сигнала переноса второго вычи гистр 14 находился в нулевом состоя- тателя 18 появляется сигнал, который нии, тогда на выходе сумматора кодов через первый D-триггер 15 переключа11 появится двоичный код,,соответст- ет коммутатор 13 и на вход регистра вукщий числу L К 4И. Первый вычи- 35 14 поступает код L — N, который со татель 12 выполняет действие над ко- следующим тактовым импульсом постудами и на его выходе получаем двоич- пает на выход регистра 14 и на вход ный код N-Кр, который поступает на сумматора 11 кодов.. Таким образом, вход "Иннус" второго вычитателя 18, до тех пор, пока !. < N, НСЗ работает на вход "Пяос" которого поступает код40 как обычный накапливающий сумматор и, з 13943 лишь при L> N меняется режим работы и на выход НСЗ поступает разность кодов L — N, что обеспечивает отсутствие разрывов фазы у формируемого сиг5 нала.

Использование сигнала переноса с выхода второго D-триггера 16 для формирования сигналов управления первым преобразователем 5 кода и вторым преобразователем 8 кода позволяет в че»ъ ре раза уменьшить емкость НСЗ.

На информационном выходе НСЗ формируется код фазы синусоиды, тогда в первом квадранте от 0 до h/2. Чтобы получить код фазы синусоиды второго квадранта от %/2 до 6, код с выхода

НСЗ поступает на вход первого преобразователя 5 кода, который при формировании кода фазы в первом квадран- 20 те пропускает код F с выхода НСЗ без преобразования на свой выход» а при формировании кода фазы второго квадранта работает как вычитатель и на его выходе формируется код числа N — - 25

F, для чего на его второй вход подан код числа N + 1. Квадрант, в котором работает первый преобразователь 5 кода, задается сигналом с выхода первого делителя 4. Код F»,с выхода пер- 30 вого преобразователя 5 кода поступает на вход блока 6 памяти, где хранятся двоично-кодированные значения синуса за четверть периода с шагом и/2N и на выходе блока б памяти формируются коды, соответствующие значе35 ниям синуса в первом полупериоде.

Чтобы получить двоично-кодированные значения синуса второго полупериОДЯ кОД с ВыхОДЯ блОка 6 памяти пОс 4О тупает на вход второго преобразователя 8 кода, который в зависимости от состояния второго делителя 7 частоты либо прямо пропускает код на свой выход, либо преобразует его в дополни45 тельный код. Сигнал с выхода второго делителя 7 частоты поступает, также на вход старшего (знакового) разряда

ЦАП 9, который синхронно с вторым преобразователем 8 кода изменяет прямой код на дополн.ятельный. На выходе

ЦАП 9 формируется аналоговый ступенчатый сигнал, который поступает на вход фильтра 10, и с его выхода снимается синусоидальный сигнал требуе« мой частоты. 55

Таким образом, цифровой синтезатор частот обеспечивает не только точную установку частоты, но и позволяет фор93

4 м»»ровать прециэионньи» синусоидальный сигнал в широком диапазоне частот.

Формула изобретения

Цифровой синтезатор частот, содержащий последовательно соединенные блок установки кода частоты и накапливающий сумматор, последовательно соединенные первый преобразователь кода, блок памяти, второй преобразователь кода, цифроаналоговьп» преобразователь и фильтр нижних частот, а также генератор опорной частоты и.последовательно соединенные первый делитель частоты на два и второй делитель частоты на два, выход генератора опорной частоты соединен с тактовым входом накапливающего сумматора, выход переноса которого подключен к входу первого делителя частоты на два, выход которого соединен с управляющим входом первого преобразователя кода, при этом управляющий вход второго преобразователя кода объединен с управляющим входом цифроаналогового преобразователя и подключен к выходу второго делителя частоты на два, а кодовый выход накапливающего сумматора подключен к кодовому входу первого преобразователя кода, о т— л и ч а ю шийся тем, что, с целью расширения диапазона и точности установки выходных -частот, накапливающий сумматор содержит последовательно соединенные сумматор кодов, коммутатор и регистр памяти, последовательно соединенные первый вычитятель кодов, второй вычитатель кодов, первый В-триггер и второй Dтриггер, а также элемент задержки, вход которого объединен с S-входом первого D-триггера, С-входом второго

D-триггера и С-входом регистра памяти и является тактовым входом накапливающего сумматора, выход элемента задержки подключен к С-входу первого

D-триггера, вход "Минус" первого вычитателя кодов подключен к первому входу сумматора кодов, вход "Плюс" второго вычитателя кодов объединен с вторым входом сумматора кодов, и соединен с выходом регистра памяти, кодовый выход второго вычитателя кодов подключен к второму входу коммутатора, управляющий вход которого соединен с выходом первого D-триггера, при этом выход второго D-триггера является выходом переноса на1394393

Составитель Ю. Ковалев

Техред М.Моргентал

< Редактор С. Патрушева

КоРРектоР С, Шекмар

Заказ 2236/54

Тираж 928

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 капливаклцего сумматора, а выход регистра памяти, первый вход сумматора кодов и вход "Плюс" первого вычитателя кодов являются соответственно кодовым выходом, первым и вторым кодовыми входами накапливающего сумматора.