Устройство цифроаналогового преобразования

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„, 1405117 A1 (5ц4 H 03 M!/66

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

+Q

//1 Я

ОПИСАНИЕ ИЗОБРЕТЕНИЯ I,",, g

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (21) 4115307/24-24 (22) .16.06.86 (46) 23. 06. 88. Бюл. Ф 23 (72) А.Д.Азаров, В.И.Моисеев, В.Я.Стейскал и Т.Н.Васильева (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 864543, кл. H 03 M 1/66, 1979.

Авторское свидетельство СССР ,9 1248072, кл. Н 03 M 1/66, 1984. (54) УСТРОЙСТВО ЦИФРОАНАЛОГОВОГО ПРЕОБРАЗОВАНИЯ (57) Изобретение относится к цифровой измерительной и вычислительной технике и может быть использовано для преобразования цифровых величин в аналоговые. Устройство позволяет повысить быстродействие цифроаналогового преобразователя, работающего в избыточном измерительном коде (ИИК). Применение самокоррекции, основанной на использовании ИИК, обеспечивает высокую точность преобразования. Преобра14051 зование входного двоичного кода в рабочий код осуществляется параллельным методом, что повышает быстродействие устройства. Устройство при помощи основного и вспомогательного цифроаналоговых преобразователей 1 и 2, регистров 5, 6, 11, 13, блока памяти 10, блока сравнения 3, арифметико-логического устройства 12, блока управления 4 и цифровых коммутаторов 7, 8, 17

9 проводит определение кодов реальных весов разрядов основного цифроаналогового преобразователя 1. Введение цифровых коммутаторов 14 и 15.позволяет на основании полученных кодов произвести формирование массива кодов, размещаемых в блоке памяти 10, и формировать рабочий код из входного двоичного за один такт суммирования.

2 з.п. ф-лы, 3 ил.

Изобретение относится к вычислительной и цифровой измерительной технике и может быть использовано для преобразования цифровых величин в аналоговые.

Цель изобретения — повышение бы, стродействия.

На фиг.1 приведена функциональная, схема устройства цифроаналогового 10 ( преобразования; на фиг.2 — функциональная схема блока памяти; на фиг.3— функциональная схема блока управления.

Устройство цифроаналогового преоб-15 разования (фиг.1) содержит основной цифроаналоговый преобразователь 1 (ЦАПо), вспомогательный цифроана логовый преобразователь 2 (ЦАПв), блок 3 сравнения, блок 4 управле- 20 ния, первый и второй регистры 5 и 6, первый, второй и третий цифровые ( коммутаторы 7-9, блок 10 памяти, регистр 11 последовательного приближения (РПП), .арифметико-логическое устройство 12 (АЛУ), регистр 13 сдвига, четвертый и пятый цифровые коммутаторы 14 и 15, входную шину 16, выходную шину 17. Блок 4 управления имеет тринадцать выходов 18-30 и первый и вто-30 рой входы 31 и 32.

Блок 10 памяти (фиг. 2) выполнен на первом, втором и третьем запоминающих устройствах 33-35 и элементе

ИЛИ 36. Блок 4 управления выполнен на тактовом генераторе 37, устройстве

38 памяти микрокоманд, регистре 39 микрокоманд, первом и втором счетчиках 40 и 41, блоке 42 элементов сравнения кодов, цифровом коммутаторе 43.

Устройство работает следующим образом.

Основной цифроаналоговый преобразователь 1 данного устройства построен на основе избыточного измерительного кода, что позволяет исключить разрывы выходной характеристики и производить ее линеаризацию путем цифровой коррекции. Использование избыточного кода приводит к увеличению избыточности основного ЦАП, разрядность которого n* больше разрядности и эквивалентного двоичного цифроаналогового преобразователя. Блок 3 сравнения осуществляет сравнение аналоговых сигналов А на выходе основI ного ЦАП1 и А на выходе вспомога» тельного ЦАП 2, причем сигнал Y на выходе блока 3 сравнения подчиняется следующему соотношению:

1, если А,» А

О, еслиА, ) А

Предлагаемое устройство функционирует в двух режимах: режиме поверки и непосредственного цифроаналогового преобразования.

В режиме поверки происходит сначала определение кодов реальных значений весов разрядов основного ЦАП 1.

Причем, п* его разрядов делятся на группу из т* старших (поверяемых) и (n* — m*) младших (точных) разрядов.

Такой подход справедлив при формировании весов разрядов с одинаковой относительной погрешностью.

Значение весов младших разрядов основного ЦАП 1 замеряются после изготовления устройства и их коды зано3 1405 сятся в область памяти первого запо— минающего устройства блока 10 памяти в ячейки с номерами от А до А и -пд"-1

Определение кодов К реальных з начений весов разрядов производится только из m* старших разрядов.

Определение кодов старших разрядов происходит при формировании вспомо- гательным ЦАП 2 ступенчато нарастающей аналоговой величины А ., каждая т ступень которой соответствует весу

1-го поверяемого разряда. Каждый аналоговый сигнал А ; дважды уравновешивается по методу поразрядного кодиро- 15 вания компенсирующим сигналом A . основного ЦАП 1 — один раз с запретом включения поверяемого разряда, второй раз — без запрета. По результатам двух кодирований определяется код ре-20 ального веса поверяемого разряда.

Определение реальных весов осуществляется следующим образом. По сигналам блока 4 управления происходит обнуление первого регистра 5, обнуле- 25 ние участка первого запоминающего устройства блока 10 управления с адресами А„д. до А„+»,, запись исходного кода в регистр 13 сдвига, установка начального состояния регистра 30

11 последовательного приближения, подключение выходов арифметико-логического устройства 12 через первый цифровой коммутатор 7 к входам первого регистра 5. Сигнал на выходе 21 блока 4 управления коммутирует выходы первого регистра 5 на входы арифметико-логического устройства 12, выходы регистра 11 последовательного приближения на входы второго регистра 6 40 и выходы 29 блока 4 управления — на первые адресные входы блока 10 памяти. На выходе вспомогательного ЦАП 2 появится аналоговый сигнал А („»

Значение вспомогательного аналогового 45 сигнала должно быть таким, чтобы при поразрядном уравновешивании его компенсирующим сигналом основного ЦАП 1 произошло включение поверяемого (n*-m*)-го разряда, т.е. А должен превышать реальный вес поверяемого разряда на 5-20Х. Далее при помощи блоков 1-6, 9, 11 производится аналого-цифровое преобразование сигнала А („ „, . Результат первого е(n+- rn" ) 55 преобразования К „р, которое осуществляется с запретом включения (и*-ш*)-ro разряда, формируется в регистре 11 последовательного приближе117 ния при помону» блока 4 управления и третьего цифрового коммутатора 9. Одновременно с этим в первом регистре

5 формируется двоичный код, код первого преобразования К,2(Ätt,„+) при помощи блоков 4, 5, 10, 9, 12 по формуле

1 2 { и + - м р ) =, а К,, 1=0 где а {O, t — разрядные коэффициенты первого кодирования

К зр °

Результат второго кодирования

И

К„„ также формируется в регистре

11 последовательного приближения, а соответствующий ему двоичный код

It

К („„1 в первом регистре 5 по формуле

И-

tI (П

К = К а К (ь р - ) 2 (n+ -m" 1 (1) где а,, ц {0, t — разрядные коэффициенты второго кодировад ния К р ы э °

Так как в выражении (1) коды К; равны нулю при i прр-m* то код

ll

К („, «1 равен коду реального веса (n"- — m )-ro разряда, т.е. К „+ „,др =

)t

= К („» „,«1. По сигналу блока 4 управления этот код переписывается в первое запоминающее устройство блока

10 памяти по адресу А „+„ +.

Далее производится сдвиг регистра

13 сдвига, в результате чего на выходе вспомогательного ЦАП 2 появится аналоговый сигнал для определения реального веса следующего поверяемого разряда.

Этот процесс аналогичен для всех последующих разрядов и заканчивается после определения кодов реальных весов всех старших разрядов. Вычисленные коды записывают в область первого запоминающего устройства с адресами от А 1+ дц- до А и+Затем происходит формирование кодовых комбинаций старших m* разрядов рабочего кода, соответствующих старшей m-разрядной группе входного кода.

Формирование рабочих кодовых комбинаций происходит последовательно для

1%i всех 2 комбинаций старших разрядов входного двоичного кода от 0 до

2 -1, при этом его младшие и-ш разрядов полагаются равными нулю.

Блок 4 управления через первый цифровой коммутатор 7 записывает в первый регистр 5 преобразуемую кодо5 1405 вую комбинацию К, Затем происходит последовательное сравнение содержимого первого регистра 5 с весами разряpQB от (и*-1)-ro по (n*-m*-1)-й, записанными в блок 10 памяти. При этом, если вес i-ro разряда меньше или ра-! вен содержимому первого регистра, то на втором выходе арифметико-логического устройства 12 появляется сиг- 1О нал логической единицы и в регистр 13 ( сдвига будет записана "1" а вес

1-го разряда вычитается из содержимого первого регистра 5. В результате к концу такого преобразования в регистре 13 сдвига будут сформированы старшие m+1 разрядов К, рабочего кода, а в первом регистре 5 — двоичный код К, разности исходной кодовой комбинации и суммы весов единичных 20 разрядов старшей группы разрядов, Полученные кодовые комбинации переписываются в блок 10 памяти, причем двоичный код остатка К записывается в первое запоминающее устройство, а 25 старшие разряды рабочего кода К, во второе запоминающее устройство.

Адресом записи служит исходная кодовая комбинация К, которая устанавли 4 вается блоком 4 управления на первом адресном входе блока 10 памяти через пятый цифровой коммутатор 15. Таким образом заполняются все ячейки первого и второго запоминающих устройств

Щ с адресами от 0 до 2 — 1.

Кодовые комбинации К для младших разрядов рабочего кода вычисляются на основе измеренных весов младших разрядов основного ЦАП 1 и заносятся в третье запоминающее устройство на этапе изготовления устройства. Третье запоминающее устройство может быть выполнено на основе постоянного запоминающего устройства и содержит

2 " " (n*-m*)-разрядных кодовых ком45 бинаций К .

В режиме непосредственного преобразования устройство работает следующим образом. Входной п-разрядный двоичный код К „ поступает на вход 16 50 устройства. Старшие m разрядов входного кода К „ через пятый цифровой коммутатор 15 поступают на адресные входы первого и второго запоминающих устройств блока 10 памяти. На выходе второго запоминающего устройства 34 появляются старшие с (и*-1)-ro no (и*-ш*-1)-й разряды рабочего кода, причем (и*-ш*-1)-разряд поступает на

117 6 вход элемента ИЛИ 36, На выходе первого запоминающего устройства 33 появится код К, который при помощи

81 арифметико-логического устройства 12 суммируется с младшими (и-m) разрядами входного двоичного кода, поступающими на вход арифметико †логическо устройства 12 через четвертый цифровой коммутатор. Полученная сумма поступает на вход третьего запоминающего устройства блока 10 памяти, где преобразуется в код младших п*-тп* разрядов рабочего кода с 0-ro no

n+-m*-1. Все разряды сформированного рабочего кода поступают на вход блока 10 памяти непосредственно с выходов второго запоминающего устройства и третьего запоминающего устройства, кроме (и*-ш*-1)-го разряда, который формируется путем логического сложения соответствующих разрядов второго запоминающего устройства и третьего запоминающего уст-. ройства на элементе ИЛИ 36. Рабочий код переписывается через второй цифровой коммутатор 8 во второй регистр

6 и поступает на вход основного ЦАП 1, в результате чего на выходной шине 17 а устройства появится аналоговая величина, соответствующая входному двоичному коду К „.

Формула изобретения

1. Устройство цифроаналогового преобразования, содержащее основной цифроаналоговый преобразователь, регистр сдвига, выходы которого подключены к соответствующим входам вспомогательного цифроаналогового преобразователя, выход которого подключен к первому входу блока сравнения, второй вход которого является выходной шиной устройства и соединен с выходом основного цифроаналогового преобразователя, входы которого подключены к соответствующим выходам второго регистра, управляющий вход которого подключен к первому выходу блока управления, с второго по седьмой выходы блока управления подключены соответственно к управляющим входам блока памяти, первого и второго цифровых коммутаторов, первым управляющим входам первого регистра, регистра последовательного приближения и регистра сдвига, восьмой выход блока управления подключен к вторым управляющим

1405117 входам регистра последовательного приближения и регистра сдвига, а девятый выход — к управляющему входу арифметика-логич ес ко го устрой с тва, выходы которого подключены к соответствующим первым входам первого цифрового коммутатора, выходы которого подключены к соответствующим информационным входам первого регистра, вто— рой управляющий вход которого объединен с информационным входом регистра последовательного приближения и подключен к выходу третьего цифрового коммутатора, а выходы подключены к соответствующим первым информационным входам блока памяти, первые выходы которого подключены к соответствующим первым входам второго цифрового коммутатора, второй выход арифметико-логического устройства подключен к первому информационному входу третьего цифрового коммутатора, второй информационный вход которого является шиной сигнала логической единицы, третий информационный вход — шиной сигнала логического нуля, четвертый ин— формационный вход подключен к выходу блока сравнения, а первый и второй управляющие входы — соответственно к десятому и одиннадцатому выходам блока управления, первый и второй входы которого являются соответственно первой и второй управляющими шинами, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него дополнительно введены четвертый и пятый цифровые коммутаторы, управляющие входы которых объединены с управляющим входом второго цифрового коммутатора, выходы четвертого цифрового коммутатора подключены к соответствующим информационным первым входам арифметико †логического устройства, вторые.информационные входы которого подключены к соответствующим вторым выходам блока памяти, вторые информационные входы которого подключены к соответствующим выходам регистра сдвига,,: информационный вход которого подключен к выходу третьего цифрового коммутатора, а первые информационные входы блока памяти объединены с соответствующими первыми информационными входами четвертого цифрового коммутатора, вторые информационные входы которого являются входами младших разрядов входной шины, первые информационные входы пятого цифрового коммутатора являются входами старших разрядов входной шины, а вторые информационные входы

5 объединены с соответствующими вторыми информационными входами первого цифрового коммутатора и подключены к соответствующим двенадцатым выходам блока управления, тринадцатый выход

)p которого подключен к третьему управляющему входу первого регистра, при этом выходы пятого цифрового коммутатора подключены к соответствующим первым адресным входам блока памяти, 15 вторые адресные входы которого подключены к соответствующим выходам арифметико-логического устройства, а выходы регистра последовательнЬго приближения подключены к соответству2б ющим вторым информационным входам второго цифрового коммутатора, выходы которого подключены к соответствующим информационным входам второго регистра.

25 2. Устройство по п.1, о т л и ч а" ю щ е е с я те» что блок памяти выполнен на первом, втором и третьем запоминающих устройствах, элементе

ИЛИ, первый вход которого подключен к первому выходу второго запоминающего устройства, второй вход — к первому выходу третьего запоминающего устройства, вторые выходы второго запоминающего устройства, выход элемента

ИЛИ и Вторые Выходы третьerо запоми нающего устройства являются первыми выходами блока памяти, адресные входы третьего запоминающего устройства являются вторыми адресными входами блока памяти, выходы первого запоминающего устройства являются вторыми выходами блока памяти, информационные входы первого запоминающего устройства являются первыми информационными входами блока памяти, управляющий вход первого запоминающего устройства объединен с управляющим входом второго запоминающего устройства и является управляющим входом блока памяти, адресные входы первого запоминающего устройства объединены с соответствующими адресными входами второго запоминающего устройства и являются первыми адресными входами блока памяти, 55 информационные входы второго запоминающего устройства являются вторыми, информационными входами блока памяти.

3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления

9 14051

ыполнен на устройстве памяти микрооманд, регистре микрокоманд, первом втором счетчиках, блоке элементов (Сравнения кодов, цифровом коммутатое, тактовом генераторе, выход котоого подключен к входу записи региста микрокоманд, информационные входы первого по двадцать шестой которого подключены к соответствующим выхо- 1ð ам устройства памяти микрокоманд, вход обнуления является вторым входом блока управления, выходы с первого по одиннадцатый — соответствующими выходами блока управления, двенадцатый выход - тринадцатым выходом блока управления, выходы с тринадцатого по пятнадцатый подключены соответственно к первому, второму и третьему управляющим входам первого счетчика, выхо- О

ы которого являются двенадцатыми выходами блока управления и подключены к соответствующим первым входам блока элементов сравнения кодов, вто1

17 1О рые входы которого объединены с соответствующими информационными входами первого счетчика и подключены к соответствующим выходам второго счетчика, первый, второй и третий управляющие входы которого подключены соответственно к выходам регистра микрокоманд с шестнадцатого по восемнадцатый, выходы с девятнадцатого по двадцать первый которого подключены соответственно к адресным входам цифрового коммутатора с первого по третий, информационные входы с первого по пятый которого подключены к соответствующим выходам блока элементов сравнения кодов, шестой информационный вход является первым входом блока управления,, выход подключен к первому адресному входу устройства памяти микрокоманд, адресные входы с второго по шестой которого подключены соответственно к выходам регистра микрокоманд с двадцать второго по двадцать шестой.

1405117

Составитель В.Першиков

Техред А.Кравчук Корректор М.Максимишинец

Редактор С.Патрушева

Заказ 3110/56

Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4