Синхронный амплитудный детектор

 

И: обретение относится к радиотехнике. Цель изобретения - увеличение точности детектирования. Детектор содержит интегрирующий блок 1, блоки выборки-.хранения 5 и 6, вычитатель 7 и блок управления 8. Цель достигается путем обеспечения независимости коэф. передачи синхронного амплитудного детектора от величины несушей частоты и величины сдвига фаз между несуа1ей и опорной частотами. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИ4ЕСКИХ

РЕСПУБЛИК

„„SU„„1406713

А1 ((4 Н 03 D 3 18

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ!

ВСЕ(4) р.о зд ° ° г.,, ОПИСАНИЕ ИЗОБРЕТЕНИЯ (Ч," ц(К АBTOPCMOMY СВИДЕТЕЛЬСТВУ И.",,1 (.1(.; . (21) 4022461/24-09 (22) 17.02.86 (46) 30.06.88. Вюл. № 24 (71) Московский гпдрофизический институт АН УССР (72) М. В. Иванчик (53) 621.376.55 (088.8) (56) Авторское свидетельство СССР № 657581, кл. Н 03 D 3/18, 07.07.76. (54) СИ HXPOH Н Ы Л АМ11Л ИТУД Н Ы Й

ДЕТЕКТОР (57) Изобретение относится к радиотехнике.

Цель изобретения — увеличение точности детектирования. Детектор содержит интегрирующий блок 1, блоки выборки-хранения 5 и 6, вычитатель 7 и блок управления 8. Цель достигается путем обеспечения независимости коэф. передачи синхронного амплитудного детектора от величины несущей частоты и величины сдвига фаз между несущей и опорной частотами. 2 ил.

1406713

Изобретение относится к радиотехнике и предназначено для использования в радиоприемных и радиоизмерительных устройствах.

Цель изобретения — увеличение точности детектирования путем обеспечения независимости коэффициента передачи синхронного амплитудного детектора от величины несущей частоты и величины сдвига фаз между несущей и опорной частотами.

На фиг. 1 представлена функциональная электрическая схема предлагаемого синхронного амплитудного детектора; на фиг. 2— временные диаграммы, поясняющие работу устройства.

Синхронный амплитудный детектор содержит интегрирующий блок 1 на первом операционном усилителе 2, первом конденсаторе 3, первом резисторе 4, первый 5 и второй 6 блоки выборки-хранения, вычитатель 7, блок 8 управления, содержащий элемент ИЛИ 9, а также входящие в интегрирующий блок два р-канальных полевых транзистора 10 и 11, два и-канальных полевых транзистора 12 и 13, шесть диодов 14 — 19, второй 20 и третий 21 резисторы и второй операционный усилитель 22 и входящие в блок управления входной формирователь 23 импульсов, элемент 24 задержки и элемент И 25.

Синхронный амплитудный детектор работает следующим образом.

Информационный сигнал U" (фиг. 2) и опорный сигнал Uo (не показан) синфазны.

Если коэффициент модуляции входного напряжения меньше 1ООЯ, то опорное напряжение может выделяться из информационного сигнала, в этом случае два входа синхронного амплитудного детектора объединены. Опорный сигнал подается на вход входного формирователя 23 импульсов, который вырабатывает прямоугольное напряжение UA, противофазное входному напряжению. Сигнал UA поступает на вход элемента 24 задержки и первые входы элементов И 25 и ИЛИ 9. Элемент задержки вырабатывает прямоугольное, инвертированное относительно UA напряжение U,, задержанное на время т, . Для времени задержки должно выполняться соотношение т ((! /4. !к-, где !а- — несущая частота

АМ сигнала Uax. Напряжение U< с выхода элемента 24 задержки подается на вторые входы элементов И 25 и ИЛИ 9 и на управляющий вход интегрирующего блока 1.

Интегрирующий блок 1 представляет собой пиковый детектор с переключаемой полярностью детектирования. Работа интегрирующего блока иллюстрируется временными диаграммами (фиг. 2).

На вход интегрирующего блока поступает сигнал Usx. В промежуток времени (t +тз) — (4+тих) транзисторы 10 и 11 закрыты положительным напряжением V, пода30

55 ваемым через пятый диод 18. Транзисторы

12 и 13 открыты, и происходит заряд конденсатора 3 с выхода первого операционного усилителя 2 через открытый канал транзистора 13 и четвертый диод 17 до напряжения, равного максимуму входного напряжения UBX .-. При этом второй диод 15, подключенный к выходу первого операционного усилителя 2 через открытый канал транзистора 12, закрыт. Точное соответствие напряжения на выходе интегрирующего блока 1 напряжению Usx -- обеспечивается обраной связью с выхода второго операционного усилителя 22 через первый резистор 4 на инвертирующий вход операционного усилителя 2. После достижения выходным сигналом U величины, равной

U макс четвертый диод 17 закрывается и открывается второй диод 15, включенный в цепь обратной связи операционного усилителя 2 через открытый канал транзистора 12, защищая таким образом операционный усилитель 2 от перегрузки по напряжению выхода до момента времени (t>+zз). В промежуток времени tq — (4+тз) на выходе интегрирующего блока 1 имеется напряжение

Ug — — U8x макс+ 1 /ак+ !!ар, где U»p — сумма напряжений дрейфа нуля интегрирующего блока 1 и дрейфа нуля на входе детектора;

V ° — сумма напряжений смещения нуля на входе детектора и на входе интегрирующего блока 1.

В промежуток времени (tg+xg) — (!а+та) транзисторы 12 и 13 закрыты напряжением

U, поступающим через шестой диод 19, транзисторы 10 и 11 открыты. Конденсатор 3 перезаряжается до напряжения U--- " с выхода операционного усилителя 2 через открытый канал транзистора 11 до напряжения, равного U---... при этом первый диод 14 закрыт, после чего закрывается диод

16 и открывается диод 14, включенный в цепь обратной связи операционного усилителя 2 через открытый канал транзистора 10, защищая таким образом операционный усилитель 2 от перегрузки по напряжению выхода.

В промежуток времени t — (1з+тз) на выходе интегрирующего блока 1 имеется напряжение 1), =Unix ".+11.+1)ар. Напряжение

U,, поступающее с выхода элемента ИЛИ 9, запирает блок 5 выборки-хранения и открывает его в промежутки времени t — (ti+

+тз) и 1з — (1з+тз). При этом перезаряжается конденсатор блока 5 выборки-хранения и на выходе блока 5 появляется напряжение Ui = Ua +Uapi, где U»pi — напряжение дрейфа нуля блока 5 выборки-хранения.

Блок 6 выборки-хранения закрыт напряжением U и открывается в нромежуток времени 4 — (1 +та). Конденсатор блока 6 перезаряжается до напряжения U ° . На выходе блока 6 выборки-хранения появляется напряжение

1-1 2= 1-1 ъ + 1-1 аР 2 (1) 1406713 где Unpg — напряжение дрейфа нуля блока 6 выборки-хранения.

На первом входе вычитателя, который может быть реализован на операционном усилителе, имеется напряжение Ui, на втором — Uz. При условии, что коэффициенты передачи вычитателя по входам равны:

К2= — Ki, выходное напряжение синхронного амплитудного детектора равно:

U выx= V2 — V 2= (Uвх. макс+ Uсм+ IJдр+

+U»,)

= (Uxx ° макс — Usx ° мин) + (Uap 2 — Uzp 1) (2)

Если активные элементы блоков выборки-хранения выполнены на одном кристалле в течение единого технологического процесса (например, микросхема 574УД2), то

1)а; i=U.Р 2 и выражение (2) имеет вид

I 1вых= U вх-макс — U вх-мин (3)

Таким образом, синхронный амплитудный детектор производит измерение размаха амплитудно-модулированного колебания с 20 дискретностью 1/2 периода несущей частоты, коэффициент передачи детектора для размаха АМ-колебаний К=1, причем сдвиги фаз несущей и опорной частот в пределах от — я/2 до (л/2 — л т, f„) не сказываются на показаниях детектора. При этом устраняются ошибки детектирования, связанные с постоянным смещением и дрейфом нуля на входе детектора, дрейфом и смещением нуля операционных усилителей, а также погрешности детектирования, связанные с точностью поддержания скважности управляющих импульсов и точностью фазирования входного L . и управляющего напряжений детектора. Точность детектора определяется точностью масштабных резисторов и может достигать величины десятых долей процента.

Коэффициент передачи детектора для размаха напряжения с частотой, отличной от несущей частоты АМ-колебаний, определяется выражением

К %с 40

21н где F — частота помехи; (м — несугцая частота АМ-колебаний.

Если F=50 Гц, à f> — — 2400 Гц, то К1=

=0 0327 и выигрыш в соотношении сиг- 45 нал/помеха на выходе детектора составляет

-30 раз.

Формула изобретения

Синхронный амплитудный детектор, содержащий интегрирующий блок, выполненный на первом операционном усилителе, первом конденсаторе и первом резисторе, выход интегрирующего блока через первый и второй блоки выборки-хранения подключен соответственно к первому и второму входам 55 вычитателя, выход которого является выходом синхронного амплитудного детектора, и блок управления, содержащий элемент ИЛИ, при этом вход блока управления является

ollopHLIM входом синхронного амплитудного детектора, первый выход блока управления соединен с управляющим входом интегрирующего блока, а второй и третий выходы— с управляющими входами первого и второго блоков выборки-хранения соответственно, отличающийся тем, что, с целью увеличения точности детектирования путем обеспечения независимости коэффициента передачи синхронного амплитудного детектора от величины несущей частоты и величины сдвига фаз между несущей и опорной частотами, в интегрирующий блок введены два р-канальных и два и-канальных полевых транзистора, шесть диодов. второй и третий резисторы и второй операционный усилитель, при этом неинвертирующий вход первого операционного усилителя является входом интегрирующего блока, инвертирующий вход соединен с катодом первого и анодом второго диодов и с первым вывсдом первого резистора, выход первого операционного усилителя соединен с первыми выводами первого и второго р-канальных полевых транзисторов, с первыми выводами первого и второго п-канальных полевых транзисторов через второй и третий резисторы — с управляющими выводами соответственно второго р-канального полевого транзистора и второго и-канального полевого транзистора, второй вывод первого р-канального полевого транзистора соединен с анодом первого диода, второй вывод первого и-канального полевого транзистора соединен с катодом второго диода, второй вывод второго р-канального полевого транзистора подсоединен к катоду третьего диода, второй вывод второго и-канального полевого транзистора подсоединен к аноду четвертого диода, анод третьего диода соединен с катодом четвертого диода, с неинвертирующим входом второго операционного усилителя и с первым выводом первого конденсатора, второй вывод которого соединен с общей шиной, управляющие выводы первого и второго р-канальных полевых транзисторов подключены к катоду пятого диода, управляющие выводы первого и второго и-канальных полевых транзисторов подключены к аноду шестого диода, катод которого соединен с анодом пятого диода и является управляющим входом интегрирующего блока, второй вывод первого резистора соединен с инвертирующим входом второго операционного усилителя, с выходом второго операционного усилителя, который является выходом интегрирующего блока, а в блок управления введены последовательно соединенные входной формирователь импульсов и элемент задержки, а также элемент И, причем выход входного формирователя импульсов соединен с первыми входами элемента И и элемента ИЛИ, а выход элемента задержки соединен с вторыми входами элемента И и элемента ИЛИ, при

1406713

I р 1 й1 1+ 1 (. оставителн В ((ветков

Редактор:l. Повхан Техред И Верее Корректор И. Эрдейи

Заказ 3204 5I Тираж 928 Подписное

ВНИИП!! Гo«x,тарстненно о кочитета ((ХР по делам изобретений и озкрытнй ! I 3035, Москва, Ж 35, Раушская наб, д. 4!5

Производственно-полиграфическое предприятие, t . 1 ж прод, ул. Проектная, 4 этом выход элемента задержки является первым выходом блока управления, а выходы элементов ИЛИ и И вЂ” соответственно

1 !

6 вторым и третьим выходами блока управления, вход входного формирователя импульсов является входом блока управления.