Устройство для формирования кодовых последовательностей
Изобретение может быть использовано в системах автоматической обработки данных. Устройство для формирования кодовых последовательностей содержит генератор 1, триггеры 2, 13, элементы ИЗ, 14, делитель 4 частоты, элемент 5 задержки, счетчик 6, блок (Б) 7 сравнения, счетчики 8, 15 адреса, Б 9, 16 памяти, демультиплексор 10, элементы ИЛИ 11, 22, регистры 12, 17, формирователь 18 коротких импульсов, Б 19, 20 контроля , Б 21 каналов формирования кодов триггеры 23, 24 контроля, вход 25 запуска устройства, вход 26 начальной установки, выход 27 устройства, выход 28 предваряющего контроля и контрольный выход 29 устройства. Устройство имеет повышенную достоверность функционирования за счет контроля Б памяти в процессе формирования кодовых последовательностей. 1 ил. (Л
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
„„SU „„1406736
А1 (51) 4 Н 03 К 3/64
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ
27
27
29
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4162756/24-21 (22) 18. 12. 86 (46) 30. 06. 88. Бюл. М 24 (71) Одесский политехнический институт (72) И.Н.Николенко, Е.Л.Полин, Ап.В.Дрозд, Ан.В.Дрозд и Г.А.Винокурова (53) 681.4 (088.8) (56) Авторское свидетельство СССР
У 1231584, кл. Н 03 К 3/64, 1986. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ
КОДОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ (57) Изобретение может быть использовано в системах автоматической обработки данных. Устройство для формирования кодовых последовательностей содержит генератор 1, триггеры
2, 13, элементы И 3, 14, делитель 4 частоты, элемент 5 задержки, счетчик
6, блок (Б) 7 сравнения, счетчики
8, 15 адреса, Б 9, 16 памяти, демультиплексор 10, элементы ИЛИ 11, 2?, регистры 12, 17, формирователь 18 коротких импульсов, Б 19, 20 контроля,Б 21 каналов формирования кодов, триггеры 23, 24 контроля, вход 25 запуска устройства, вход 26 начальной установки, выход 27 устройства, выход 28 предваряющего контроля и контрольный выход 29 устройства. Устройство имеет повышенную достоверность функционирования за счет контроля Б памяти в процессе формирования кодовых последовательностей. 1 ил.
1406736
Изобретение относится к импульсной технике и может быть использовано в системах автоматической обработки данных. 5
Целью изобретения является повыпение достоверности функционирования устройства эа счет контроля блоков памяти в процессе формирования кодовых последовательностей. 10
На чертеже представлена структурная схема предлагаемого устройства.
Устройство для формирования кодо- вых последовательностей содержит генератор 1, первый триггер 2, элемент 15
И 3, делитель 4 частоты, элемент 5 задержки, счетчик 6 импульсов, блок
7 сравнения, первый счетчик 8 адреса, блок 9 памяти, демультиплексор 10, элемент ИЛИ 11, регистр 12, второй 20 триггер 13, дополнительный элемент
И 14, второй счетчик 15 адреса, блок
16 памяти, регистр 17, формирователь
18 коротких импульсов, блоки 19, 20 контроля кодов по нечетности, блок 25
21 каналов формирования кодов, дополнительный элемент ИЛИ 22, триггеры 23, 24 контроля, вход 25 запуска устройства, вход 26 начальной установки, выходы 27 устройства, выход 28 предваряющего контроля и контрольный выход 29 устройства, причем информационный вход триггера 13 подключен к уровню логической единицы, а синхровход объединен с синхровходом регистра 12 и подключен к выходу элемента
5 задержки, информационные входы регистра 12 соединены с выходами счетчика 15 адреса, а выходы соединены с информационными входами счетчика
15 адреса, вход сброса которого соединен с входом сброса счетчика 8 адреса, вход приема информации соединен с выходом элемента И 14, инверсный первый вход которого соединен с входом разрешения счета счетчика 8 адреса и выходом блока 7 сравнения, второй вход соединен с выходом формирователя 18, выходы и управляющий выход блока 16 памяти соединены с входами блока 19 контроля, выходы блока 9 памяти соединены с входами блока 20 контроля, выходы блоков 19, 20 контроля соединены с входами элемента ИЛИ 22, выход которого соединен с информационным входом триггера
23, синхровход которого соединен с выходом элемента И 3, R-вход объединен с R-входом триггера 24 и подключен к входу 26 начальной установки устройства, выход триггера 23 является выходом 28 предваряющего контроля устройства и соединен с синхровходом триггера 24, информационный вход которого соединен с выходом блока 7 сравнения, выход триггера 24 является контрольным выходом 29 устройства.
Блоки 19, 20 контроля выполнены на сумматорах по модулю два с инверсным выходом.
Триггер 24 для запоминания сигнала контроля выполнен на двух триггерах, первый из которых имеет входы общие с триггером 24, а выход соединен с синхровходом второго иэ триггеров, информационный вход которого соединен с уровнем логической единицы, вход сброса объединен с входом сброса первого иэ триггеров, а выход является выходом триггера 24.
Устройство работает следующим образом.
Предварительно в блок 9 памяти записывается последовательность кодов — момента времени t (измеряемых в тактах работы устройства относительно момента его запуска), в которые необходимо изменить значение хотя бы одного из выходов 27 устройства. Запись осуществляется начиная с нулевого адреса, который записывается по адресной шине в порядке возрастания значений кодов
В блок 16 памяти записываются пос" ледовательно группы кодов. Каждая группа кодов взаимооднозначно соответствует одному коду момента времени t из блока 9 памяти и содержит коды номеров каналов (иди,что тоже самое, номеров выходов 27 устройства), которые изменяют свое состояние в соответствующем моменту времени t такте работы устройства. В группе ко» ды перечисляются в произвольном порядке. Код номера канала содержит дополнительный разряд, принимающий в последнем коде каждой группы единичное значение и нулевое значение в других кодах. Этот признак окончания группы кодов считывается с управляющего выхода блока 16 памяти.
Запись кодов группы в блок 16 памяти происходит, начиная с максимального значения адреса в сторону его убывания. Адрес на запись информации в блок 16 записывается по адресным шинам.
14067 l6
fIo<- Tóèëþùèõ на его вь<чцтл щий счс Tl
1 ) три г ге ры . 3, 4 контроля, 1 -триггеры выходов блока 1 6 памяти через ре гис тр и D — триггеры блока 21 каналов форми- 17 считываются коды номеров каналов ронания кодов, устанавливаются в еди- группы. Считанные коды поступают даничное состояние триггеры делителя 4 лее на адресный вход демультиплексочастоты и счетчика 6, а через элемент 10 ра 1О.
ИЛИ 11 сб асы с расываются в ноль также ре- Одновременно со считыванием иэ гист 17 и т игге блока 16 памяти последнего кода номеИмпульс запуска, поступающий по ра группы с управляющего выхода этовходу 25 на вход установки триггера го блока снимается единичный сигнал уста авливает его в единичное сос- 15 признака окончания группы. Этот сигтояние,разрешая прохождение импульсов нал поступает на вход формирователя с выхода генератора 1 через элемент 18, с выхода которого короткий имИ 3 н а счетный вход счетчика 15 адре- пульс поступает через элемент ИЛИ 11 са, синхровход триггера 23 и через на вход сброса регистра 17 и на Rделитель 4 частоты на вход элемента 2 вход триггера 13, возвращая их в ис5 задержки, с выхода которого задер- ходные нулевые состояния. Короткий жанные импульсы пониженной частоты, импульс с выхода формирователя 18 посотмеряющие такты работы устройства, тупает также на второй вход элемента одновременно поступают на синхровход И 14, обеспечивая при несравнении коблока 21, синхровходы триггера 13 и 26 дов восстановления исходного в такте
6. регистра 12 и счетный вход счетчика состояния счетчика 15 путем прием
При этом триггер 13 устанавливает- кода, запомненного в регистре 12. Тася в единичное значение путем приема ким образом, при несравнении кодов постоянно поданного на информацион- блоком 7 счетчик 15 адреса в следуюный вход уровня логической единицы.
30 щем такте повторяет последовательрегистр 1 через информационный ность формируемых адресов, а блок 16 вход записывается код состояния счет- памяти повторяет выработку кодов групчика 15 адреса, а счетчик 6 по пер- пы. вому импульсу переходит в следующее При соответствии сравниваемых конулевое состояние. Код с выходов счет- дов демультиплексор 1О под действием чика 6 от п с упает на первые входы
35 поступающих на адресный вход кодов блока 7 сравнения. В это время блок группы вырабатывает последовательно
9 памяти считывает по нулевому адресу, единичные значения на соответствуюпоступающему с выходов первого счет- щих выходах. Под действием единичных чика 8 адреса, первый код момента значений, поступающих на входы блока в емени . Э ремени . Этот код времени поступает 21, соответствующие входные Т-тригге40 на вторые входы блока 7 сравнения, ры блока 21 инвертируют свои значекоторыи уменьшает значение кода на ния, а выходные D-триггеры блока 21 единицу младшего разряда и сравнивает принимают сигналы с выходов всех Тполученный результат с кодом счетчи- триггеров и выдают их на выходы 27 ка 6. Сигнал с выхода блока 7 срав- Устройства по импульсам с делителя нения поступает на управляющий вход 4 частоты с наступлением нового такдемультиплексора 10, информационный та, номер которого совпадает с номевход триггера 24 и инверсный первый ром такта на выходе счетчика 6. Тавход элеме нта И 14 разрешая при срав- ким образом происходит изменение сигнении кодов работу демультиплексора налов на назначенных выходах 27 уст10 и запрещая прохождение короткого ройства в укаэанные моменты времени. импульса с выхода формирователя 18 Одновременно в такте установления через элемент И 14 на вхо вход приема соответствия сравниваемых кодов сигинформации счетчика 15 а е
15 адреса. нал с выхода блока 7 разрешает переТригг< р 13 при установке в единич- 5В ход счетчика 8 адреса в следующее ное сост<ганне аз ешает р зре а т сигналом с состояние под действием поступающего прямого нюх ла изменение состояния на его счетный вход сигнала с инверссчетчика 15 адреса под действием ного выхода триггера 13 <,при перехо140
25 де триггера 13 в нулевое состояние под действием короткого импульса).
По новому значению кода выхода счетчика 8 адреса из блока 9 памяти считывается код следующего момента времени t. Этот код, сравниваясь со значениями кода ыа выходах счетчика 6, отсчитывающего такты работы устройства, вновь определяет такт, предшествующий изменениям на выходах 27 устройства, и сигналом с выхода блока 7 сравнения разрешает подготовитЬ (посредством демультиплексора 10 и Ттриггеров блока 21) изменение значений выходов 27 устройства.
При достижении счетчиком 6 максимального значения сигнал переполнения с выхода переноса поступает на вход сброса триггера 2 и переводит его в исходное нулевое состояние.
При этом элемент И 3 перестает пропускать импульсы с выхода генератора
1 и устройство заканчивает свою работу.
Коды, записанные в блоки 9, 16 памяти, содержат также контрольные раэ6736 6 работу устройства по его выходам 27.
Сигнал контроля с выхода триггера 24 поступает на выход 29 устройства.
Формула изобретения
Устройство для формирования кодовых последовательностей, содержащее генератор, первый и второй триггеры, элементы И и ИЛИ, делитель частоты, элемент задержки, счетчик, блок сравнения, первый и второй счетчики адреса, первый и второй блоки памяти, демультиплексор, регистр, формирователь коротких импульсов и блок каналов формирования кодов, выход генератора соединен с первым входом элемента И, второй вход которого соединен с выходом первого триггера, установочный вход которого является входом запуска устройства, выход элемента И соединен со счетным входом второго счетчика адреса и входом делителя частоты, установочный вход которого соединен с установочным входом счетчика, входом сброса второго ряды, дополняющие эти коды до нечетного количества единиц, С выходов указанных блоков памяти коды поступают на входы блоков 19, 20 контроля
Блоки 19, 20 контроля осуществляют контроль поступающих на их входы кодов по нечетности и формируют сигналы контроля К1 и К2, которые объединяются на элементе ИЛИ 22. С выхода элемента ИЛИ 2 объединенный сигнал контроля поступает на информационный вход триггера 23, в который принимается по синхросигналам с выхода элемента И 3. С выхода триггера 23 сигнал контроля поступает на выход 28 устроиства, указывая на неправильное считывание кодов из блоков 9, 16 памяти не только в тактах их использования для изменения выходов 27 устройства — подготовительных тактах но также и на предшествующих им тактах, что предупреждает о возможной ошибке в дальнейшей работе устройства. С выхода триггера 23 сигнал контроля поступает также на синхровход триггера 24, который принимает по этому сигналу значение сигнала с выхода блока 7 сравнения, подаваемого на информационный вход триггера 24.
Таким образом триггер 24 принимает сигналы ошибки на подготовительных тактах, указывая на неправильную
55 счетчика адреса и является входом начальной установки устройства, а выход делителя частоты соединен с входом элемента задержки, выход которого соединен с синхровходом блока каналов формирования кодов и счетным входом счетчика, выход переполнения которого соединен с R-входом первого триггера, а информационные выходы соединены с первыми входами блока сравнения, вторые входы которого соединены с выходами первого блока памяти, адресные входы которого соединены с выходами первого счетного адреса, вход сброса которого соединен с входом сброса блока каналов формирования кодов и первым входом элемента ИПИ, а счетный вход соединен с инверсным выходом второго триггера, прямой выход которого соединен с входом разрешения счета второго счетчика адреса, выходы которого соединены с адресными входами второго блока памяти, управляющий выход которого соединен через формирователь коротких импульсов с вторым входом элемента ИЛИ, выход которого соединен с R-входом второго триггера и входом сброса регистра, информационные входы которого соединены с выходами второго блока памяти, а выходы соединены с адресными входами демуль8
Составитель В. Чижов
Техред A.Kðàâ÷óê Корректор Г.Решетник
Редактор М. Бандура
Заказ 3205/52
Подписное
Тираж 928
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
7 14067 типлексора, управляющий вход которого соединен с выходом блока сравнения, а выходы соединены с информационными входами блока каналов формирования
5 кодов, выходы которого являются выходами устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения достоверности функционирования устройства, в него введены дополнительные элементы И и ИЛИ, первый и второй блоки контроля, дополнительный регистр и первый и второй триггеры контроля, причем информационный вход второго триггера подключен к уровню логической единицы, а синхровход соединен с синхровходом дополнительного регистра и подключен к выходу элемента задержки, информационные входы дополнительного регистра соединены с выходами второго счетчика адреса, а выходы соединены с информационными входами второго счетчика адреса, вход сброса которого соединен с входом сброса первого счетчика адреса, а 2g вход .приема информации соединен с выходом дополнительного элемента И, инверсный первый вход которого соединен с входом разрешения счета первого счетчика адреса и выходом блока сравнения, второй вход соединен с выходом формирователя коротких Импульсов, выходы и управляющий выход второго блока памяти соединены с входами второго блока контроля, выходы первого блока памяти соединены с входами первого блока контроля, выходы первого и второго блоков контроля соединены с входами дополнительного элемента ИЛИ, выход которого соединен с информационным входом первого триггера контроля, синхровход которого соединен с выходом элемента И, R— вход соединен с R-входом второго триггера контроля и подключен к входу начальной установки устройства, выход первого триггера контроля является выходом предваряющего контроля устройства и соединен с синхровходом второго триггера контроля, информационный вход которого соединен с выходом блока сравнения, а выход второго триггера контроля является контрольным выходом устройства.
