Аналого-цифровой преобразователь
Изобретение относится к автоматике и вычислительной технике. Целью изобретения является повышение динамической точности преобразования. Аналого-цифровой преобразователь содержит блок 1 вычитания, блок 2 аналого-цифрового преобразования разности , два цифроаналоговых преобразователя 3 и 9, блок 4 анализа состояния процесса, блок 5 синхронизации, блок 6 экстраполяции , мультиплексор 7, накапливающий сумматор 8 и регистр 10. Принцип действия преобразователя основан на уравновешивании выходного сигнала с использованием четырех режимов работы: равномерно ступенчатая отработка, следящий, экстраполяция первого или второго порядка. Выбор режима осуществляется блоком 4 анализа состояния процесса в зависимости от значения кода разности блока 2. Использование параллельного канала и миогорежимного характера уравновешивания позволяет повысить динамическую точность аналого-цифрового преобразования . 1 3. п. ф-лы, 8 ил. (Л
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК с5ц 4 Н 03 М 46
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
У1 У4
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4057333/24-24 (22) 16.04.86 (46) 07.07.88. Бюл. № 25 (71) Пензенский политехнический институт (72) В. П. Сафронов, Е. А. Ломтев, И. 1О. Семочкина, В. М. Шляндин и С. А. Исаков (53) 681.34 (088.8) (56) Авторское свидетельство СССР № 486470, кл. Н 03 М l/46, 1974.
Авторское свидетельство СССР № 91523б, кл. Н 03 М 1/46, l980. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к автоматике и вычислительной технике. Целью изобретения является повышение динамической точности преобразования. Аналого-цифровой преобра„„SU,„1408531 A 1 зователь содержит блок 1 вычитания, блок 2 аналого-цифрового преобразования разности, два цифроаналоговых преобразователя 3 и 9, блок 4 анализа состояния процесса, блок 5 синхронизации, блок 6 экстраполяции, мультиплексор 7, накапливающий сумматор 8 и регистр 10. Принцип действия преобразователя основан на уравновешивании выходного сигнала с использованием четырех режимов работы: равномерно ступенчатая отработка, следящий, экстраполяция первого ил и второго порядка. Вь| бор р еж и м а осуществляется блоком 4 анализа состояния процесса в зависимости от значения кода разности блока 2. Использование параллельного канала и многорежи много характера уравновешивания позволяет повысить динамическую точность аналого-цифрового преобразования. 1 з. и. ф-лы, 8 ил.
1408531
Изобретение относится к автоматике и вычислительной технике и может быть использовано для получения количественной информации о быстропротекающих процесСС1.\ ..
Целью изобретения является повышение лн1имнческой точности преобразования.
11а фиг. изображена блок-схема анало го-цифрового преобразователя; на фиг. 2схема блока анализа состояния процесса; на фиг. 3 — временная диаграмма работы преобразователя; на фиг. 4 — схема блока
Вычитания; на фиг. 5 — схема блока аналого-цифрового преобразования разности; на фиг. 6 — временная диаграмма работы блока синхронизации; на фиг. 7 — — схема блока синхронизации; на фиг. 8 -- xcìà блока экстраполяции.
Аналого-цифровой преобразователь, (фиг. 1) содержит блок 1 вычитания, блок 2 (cI H 3cl0I 0-I{fig)poB01 0 нрсоб разо в))н и Я p331tocI тн, основной блок 3 пифроан<)логового преобразования, блок 4 анализы состояния прс)-! цссса, блок 5 синхронизации, олок 6 экстра, поляции, мультиплексор 7, накапливающий ! сумматор 8, дополнительный блок 9 пнфро: ы)илогoBQI о преобразования н регистр! О. Н I ! фиг. обозначены входной аналоговый с11г-! . 1ил Lõ, сигналы Р1- и P переполнения н исма блока 2; знак и модуль > и!М1результ3ToB нреооразования блока 2, прямой и инверсный
Bhlxo;Iы 3t) и 3t) сигнала экстраполяции нулсВОГО 110p51;I Кя, выхолы Э1 И Э) СИГналОВ экстраполяции первогÎ II В орогÎ flop»;IKoB,, знак и молуль . ъ н результата блока 6, ТОКИ 11< И >1), HB BblX033\ ОСHOBHOI If .TOITC).1ннтсльного цифроаналогoBhlx нрс ооразоватслей 3 и 9, выхолные сигналы У1, У2 ... У!4 блока 5 синхронизации.
Блок 4 анализа ocTO Illè» Ilðoïñc ct
{фиг. 2) содержит триггеры 1! it 12, элементы НЕ 13, И 14 и 15, элемс)п 16 зялсржкн н элемент ИЛИ 17.
Блок 1 вычитания (фиг. 4) солержнт oficрапионный усилитель 18 и лвы рсз)котора 19 и 20.
b.1oK 2 аналого-нифровогO нрсобрызо1иния разности (фиг. 5) содержит аналог<)цифровые преобразователи 2! н 22 с раоочимн диапазонами (0--1) В и (О) (— 1) В соответственно, элемент ИЛИ 23, элемент НЕ
24, элемент ИЛИ-НЕ 25, грунпу 26 элементов НЕ и Móëüòèïlexcop 27.
Блок 5 синхронизации (фиг. 7) солержнт генератор 28 импульсов, лелите.)ь 29 частоты
Н3 лва, выполненный íà D-триггере, элсмс IIты 30 и 31 залср)кки, элементы HE= 32 34, И 35 — 38, элементы 39 — 41 залержки, регистры 42 и 43 слвига, элемент ИЛИ 44, элементы 45--49 задержки, триггер 50, элементы ИЛИ 5! — -53. Элементы 39, 40, 45 li -16
ИМСК)Т BPBМ51 З Ko;I, в блоке 2, элемент 4! имеет время зя;I(.PiKKIt t t.)==t) <, Г.се !). ВРС.,I Я 131)lflO, I IICllllil операции суммирования сигналов в накапливающем сумматоре 8. Время залержки (,1.1 элемента 48 определяется из условия (фнг. 6) обеспечения интервала времени {э={»t нри формировании сигнала У10 (t)i -- время выполнения операции умножения в блоке 6 экстраполяции). Время залержкн t;i,i элемента 49 определяется из условия обеспечения интервала времени {1=() . (фнг. 6). Время задержки t;1. элемента 47 выбирается равным времени (выполнения операции суммирования в блоке 6 экстраН ОЛ 51 l I, t I и. Блок 6 экстраполяции (фиг. 8) солержнт элементы И 54 — 67, ИЛИ 68 и 69, реГистры 70--72, сумматоры 73 и 74, элементы И 75---88,,ИЛИ-НЕ 89 и 90, И 91 — 106, грнггср 107, элементы ИЛИ 108 и 109, умножитесь-накопитель 110. В качестве умножитсля-накопителя 110 может быть использована микросхема 1х1813ВЖ1. 20 Аналого-цифровой преобразователь работа T следующим образом. Блок 2 преобразователя разности (фиг. 1) oIieiIItB3eT разность измеряемого и уравноВсшнвающегo сигналов, которая поступаеT l. BI)Ixo. l3 01кя 1 ВычитаниЯ (фиГ. 4). Ес,lн така» раз)гость превысит верхнюк) границу рабочегO лиынызо1и аналого-цифрового Г1 реобразоватсля 21 {фнг. 5), то на его вхоле 7 (Выхоле нсрснолllcll»51 Р+ с)лока 2) появится логическая «1». Ес lit разность измеряемого н 30 урывновс1»ив ilolllcгс) сн1»илов Blitt. ет за HlliK ню)о границу рыбсгчего лнаназона аналогоцифровогo ирсобрызонытсля 22 {фиг. 5), то на 13blxo;13x 1- 6 и 7 нослелнего булут нули, а ня Выхолс Р олокя 2 появится логическая «1>). Г!ри положите,- ьной разности межлу измеряемым и ур IfiiiOBeillitBBlotitilxl сигналамн ны Выхо.f,c 7 аналого-цифрового Ilpc îáðàзонателя 22 и на знаковом выходе S блока 2 присутствует логическая «1», прн отрнцагсльнои -- логический «О». В случае, когла )3BtI0cTb измеряемого и уравновешивающего "0 сигны loB í lxoclllTc51 В нрелелах рабочего лианазона аналогo-цифрового преобразователя 21, T() на выхоле 7 нослелнего прилтСтвуст,ц)гtt В случае, ког 1а ра )ito«TB измеряемого и уравновешивакнпего сигналов нахолнтся В нрслелах рабочего диапазона аналого-циф50 рового преобразователя 22, то на выхоле 7 после liici o присутствует логический «О», а ll3 выхолах 1 — 6 — — обратный кОл, ofiE í НВасмой pa)ilocTii, который преобразуется в IIð»xiÎé с помощью логического элемBíTÎв НЕ 26 и нрохолит через мультиплексор 27 55 ны Выхолы )x;! î 10Kd 2. Блок 4 анализа состояния процесса в зяBll< IIxiocTI. от кодов разностей нзмеряс мого урывновс)нива)ощего сигналов онрсас 1»ОТ 1408531 55 один из возможных режимов работы устройства: равномерно ступенчатая отработка, следящий, экстраполяция первого порядка, экстраполяция второго порядка. При наличии логической «1» на выходах переполнения Р+ или заема P (фиг. 5), на выходе Эо блока 4 (фиг. 2) появляется логическая «1», что обеспечивает работу устройства в режиме равномерно-ступенчатой отработки измеряемого сигнала (интервал 0 — tg фиг. 3 а) . Оценка разности измеряемого и уравновешивающего сигнала в блоке 2 аналого-цифрового преобразования разности производится по сигналу У! (фиг. 6) с блока 5 (фиг. 7), если эта разность выходит за рабочий диапазон блока 2, то логическая «1», с выхода Эо блока 4 поступает на первый управляющий вход мультиплексора 7 (фиг. 1), что разрешает прохождение через последний по его первому каналу кода, старший разряд которого — «1» с выхода Зо блока 4, а в остальных разрядах — нули, по знаковому входу первого канала мультиплексора 7 проходит информация о знаке с выхода S блока 2. С выходов мультиплексора 7 код приращения уравновешивающего сигнала со знаком поступает по сигналу У2 (фиг. 6) с блока 5 во входной регистр накапливающего сумматора 8 (прибавляется к содержимому последнего, если на выходе S — 1, и вычитается, если «О»), затем по сигналу УЗ (фиг. 6) с блока 5 стробируется выходной регистр накапливающего сумматора 8, и основной цифроаналоговый преобразователь 3 вводит приращение уравновешивающего сигнала hìMçêc (фиг. 3 а). В случае, когда разность уравновешивающего и измеряемого сигналов находится в пределах рабочего диапазона блока 2, то на выходах Р+ и P блока 2 присутствуют логические нули, а на выходе 3> блока 4 (фиг. 2) появится логическая «1». Эта «1» поступает на второй управляющий вход мультиплексора 7, что разрешает прохождение по второму каналу последнего информации об абсолютной величине и знаке приращения уравновешивающего сигнала соответственно с выходов N и S блока 6 экстраполяции. Если стробирование блока 2 аналогоцифрового преобразования разности было произведено по сигналу У1 (фиг. 6) с блока 5, а после оценки разности измеряемого и уравновешивающего сигналов блоком2 на выходе Зо появляется логическая «1», то устройство работает в следующем режиме (интервал tp — t,, фиг. 3 а), т. е. по сигналу У5 (фиг. 6) с блока 5 информация с выходов IN) u S блока 2 пройдет на выходы блока 6 экстраполяции, а затем по второму каналу мультиплексора 7 и по сигналу У2 (фиг. 6) с блока 5 занесется во входной регистр сумматора 8. По сигналу УЗ (фиг. 6) с блока 5 стробируется выходной регистр сумматора 8 и основной цифроаналоговый преобразователь 3 вводит приращение уравновешивающего сигнала, соответствующее разности Ло (фиг. За). Если после оценки разности измеряемого и уравновешивающего сигналов блоком 2 на выходе 3о появилась логическая «!», то следующее стробирование блока 2 производится по сигналу У4 (фиг. 6) с блока 5, если после оценки разности блоком 2 на выходе 3 сохраняется логическая «1», то появляется сигнал У5 (фиг. 6) с блока 5, который установит триггер 11 (фиг. 2) в «1», и на выходе Э блока 4 появится логическая «1», что обеспечивает работу устройства в режиме экстраполяции первого порядка. При экстраполяции первого и второго порядков стробирование блока 2 производится по сигналу У4 (фиг. 6) с блока 5, таким образом задается такое расположение узлов экстраполяции tt, ьг", что Л1= 4 Тч, (фиг. 3a), где Т,,— время цикла экстраполяции устройства. Сигналы на выходах регистра 43 сдвига (фиг. 7) появляются лишь после появления сигнала «1» на выходе QO регистра 42 сдвига, который устанавливает триггер 50 в «1»,.так обеспечивается очередность появления управляющих сигналов У4 — У14, показанная на фиг. 6. В режиме экстраполяции первого порядка (интервал t 1, фиг. 3a) на выходе блока 6 экстраполяции формируется код приращения уравновешивающего сигнала .К3 (фиг. 3a) в соответствии с выражением, полученным из уравнения для интерполяционного полинома Лагранжа для случая расположения узлов экстраполяции tI и t,, представленного на фиг. За: Х (Л,) = — 3 (Л,)+4N (М), (1) где N (Ai) — код, соответствующий разности Л, Х (Л ) — код, соответствующий разнос/ ти Лг. Дополнительный цифроаналоговый преобразователь 9 по сигналу У5 (фиг. 6) с блока 5 компенсирует разность измеряемого и уравновешивающего сигналов в моменты времени 11. Это приводит к уменьшению абсолютной величины разности, оцениваемой блоком 2 в моменты времени Разности, оцениваемые в моменты времени ti и Ы (фиг. 3a), необходимо привести к од. ному уровню, относительно которого вводится и приращение экстраполируемой величины. В связи с этим (г ) =1 (Ъю) +1 (), где N (Л о) — код, соответствующий разности Лго, оцениваемой блоком 2 в момент времени 1 (фиг. За). В конце каждого такта экстраполяции по сигналу У13 (фиг. 6) с блока 5 обнуляется дополнительный цифроаналоговый преобразователь 9, а основной цифроаналоговый пре образователь 3 вводит соответствующее приращение уравновешивающей величины. 1408531 Выражение (1) реализуется в блоке 6 экстраполяции (фиг. 8) следующим образом. По сигналу У5 (фиг. 6) с блока 5 код N (Л J проходит на входы регистра Xl — Хг умножителя-накопителя 110, а на входы Y — Y3 последнего (входы регистра Y) поступает код числа 3. По сигналу У8 с блока 5 осуществляется синхронизация регистров Х и Y и начинается перемножение кодов N (Хi) и 3 в матрице асинхронного умножителя-накопителя 110. Длительность этой операции равна интервалу времени ti (фиг. 6) по окончанию чего по сигналу У9 с блока 5 осуществляется синхронизация регистра произведения умножителя-накопителя 110 и в него заносится результат перемножения. Абсолютная величина кода М (Лi) и его знак по сигналу У5 с блока 5 заносятся также в регистр )О. Информация о знаке N (Л;) (если «+», то «1» если « — », то «О») поступает на группу логических элементов 90, 93, 94. Разность Л(для случая, представленного на фиг. 3а, имеет знак «+», т. е. , логическая «!» со знакового выхода S блока 2 проходит через элемент И 94 на вход триггера 107, и на инверсном выходе последнего появляется логическая «1», которая по. ступает на вход управления вычитанием VY умножителя-накопителя 110. Дополнитель: ный блок 9 цифроаналогового преобразо вателя (фиг. 1) по сигналу У5 с блока 5 компенсирует разность Л, вводя Л1 =-Л (фиг. 3a). В момент времени t блок 2 проводит оценку разности hzo (фиг. 3a). По (, сигналу У6 с блока 5 осуществляется стробирование выхода регистра 70 и абсолютная величина и знак кода N (hi) поступают соответственно на входы A u SA сумматора 73, причем на входы В и SB последнего в этот момент времени поступает информация соответственно об абсолютной величине и знаке кода N (Л о). Через интервал времени t » i (фиг. 6) на выходах сумматора 73 появляется код N (Л ) со знаком. Абсолютная величина N (Л ) подается на входы Xi — Ху умножителя-накопителя 110, и на входы Y — Y-, последнего одновременно по сигналу У7 с блока 5 подается код числа 4. По сигналу У8 с блока 5 осуществляется синхронизация регистров Х и Y умножителя-накопителя !10 и начинается перемножение кодов N (Л2) и 4 в матрице асинхронного ум нож ителя ум нож ителя-накопителясля 110, длительность этой операции равна интервалу времени t2 (фиг. 6). Абсолютная величина кода Х (Л ) и его знак по сигналу У7 с блока 5 заносятся также в регистр 7!. Информация о знаке Х (Л ) поступает на группу логических элементов 75, 89, 91, 92. Для случая, представленного на фиг. 3а, разность имеет знак «+», т. е. логическая «1» со знакового выхода сумматора 73 проходит через логические элементы И 75, 91 на вход 5 ! О ! 45 триггера 107, на прямом выходе последнего появляется «1», которая поступает на вход управления накоплением VN умножителянакопителя 110. По сигналу УIО с блока 5 производится обнуление регистра 70. По сигналу У9 с блока 5 осуществляется синхронизация регистра произведения умножителя-накопителя 110, с выхода которого на вторую группу входов сумматора умно>кителя-накопителя 110 подается находившееся в этом регистре произведение — 3 N (hi). В этот же момент времени на первую группу входов сумматора умножителя-накопителя 110 подается произведение 4 М.(Л ). В течение интервала времени t 2 (фиг. 6) осуществляется суммирование этих произведений в сумматоре умножителя-накопителя 110 и по сигналу У9 с блока 5 результат суммирования, представляющий собой код N (Л ), зацосится в регистр произведения умножителя-накопителя 110. Информация об N (Л, ) и его знака появляется соответственно на выходах,, и S, умножителя-накопителя 110, по сигналу Уl l с блока 5 заносится в регистр 72, поступает соответственно на входы В и SB сумматора 74 и проходит соответственно на выходы Х и Sz блока 6 экстраполяции. По сигналу Уl I с блока 5 осуществляется стробирование выхода регистра 71 и на входы А и SA сумматора 74 поступает соответственно информация о коде (Л ) и его знаке. В сумматоре 74 осуществляется вычитание от кода, имеющегося на входах А, кода, присутствующего на входах В (с учетом знаков этих кодов), длительность этой операции ; (фиг. 6). На выходах сумматора 74 образуется код, соответствующий Л - > (фиг. За) (- = i (Л) — N (Л;) Код N (Л,) и его знак соответственно с выходов N и S2 блока 6 экстраполяции проходят по B1орому каналу мультиплексора 7 (фиг. I) и по сигналу У!2 с блока 5 заносятся в накапливающий сумматор 8 (фиг. 1). По сигналу У12 с блока 5 осуществляется обнуление регистра произведения и сумматора умножителя-накопителя I10 (фиг. 8). По сигналу У13 с блока 5 производится обнуление регистров 71 и 72 блока 6. Через интервал времени Т, (фиг. За) после начала экстраполяции первого порядка при наличии «1» на выходе 3(> блока 4 появляется «!» на выходе Э блока 4 (фиг. 2). Это обеспечит работу устройства в режиме экстраполяции второго порядка. В режиме экстраполяции второго порядка в блоке 6 экстраполяции формируется код приращения экстраполируемой величины (уравновешивающего сигнала) Л, (фиг. 3a) в соответствии с выражением, полученным из ингерполяционного полинома Лагранжа (3) для случая расположения узлов экстраполяции t>, 1,, t>, представленного на фиг. 3a: 1408531 N (Л2) 1 N (Л2) 7. N (Л2) +7 N (Л2) (2) где N (Л, ) — код, соответствующий Л-; N (Л ) — код, соответствующий Л, 1 1 (Лз) = N (Ла) +1 1 (Лзо) где N (Л зо) — код, соответствующий разности Лз о (фиг. За), оцениваемой блоком 2 в момент времени t> . Таким образом, все три отсчета, необходимые для проведения вычислений по формуле (2), и само приращение экстраполируемой величины оцениваются относительно одного уровня. Выражение (2) в блоке 6 экстраполяции (фиг. 9) реализуется следующим образом. По сигналу У12 в случае экстраполяции второго порядка на входы У вЂ” Уз умножителя-накопителя 110 поступает код числа «1», причем на входы Y — Уз последнего в этот же момент времени поступает код 1Х1(Л-,) с выходов сумматора 74. По сигналу У8 осуществляется синхронизация регистров Х и Y умножителя-накопителя 110 и начинается перемножение кодов N (Л, ) и числа «1» в матрице асинхронного умножителя последнего, длительность этой операции равна 1, (фиг. 6). Информация о знакеа со знакового выхода сумматора 74 поступает на группу логических элементов 89, 91 и 92. Для случая, представленного на фиг. За, разность Л, имеет знак « — », т. е. логический «О» со знакового выхода сумматора 74 инвертируется логическим элементом ИЛИ-НЕ 89 и «1» поступает на К-вход триггера 107, на инверсном выходе которого появляется «1», которая поступает на вход управления вычитанием UV умножителя-накопителя 110. По сигналу У9 осуществляется синхронизация регистра произведения умножителя-накопителя 110 и туда заносится произведение 1 N (Л,) со знаком « — ». По сигналу У5 код К (Л-,) проходит на входы Xi — Х6 умножителя-накопителя 110, а на входы Y — Y> последнего поступает код числа 7. По сигналу У8 осуществляется синхронизация регистров Х и Y умножителя-накопителя 110, и начинается перемножение кодов N (Л-, ) и 7 в матрице асинхронного умножителя последнего. Длительность этой операции равна интервалу времени ti (фиг. 6), по окончанию которого результат умножения поступает на первую группу входов сумматора умножителя-накопителя 110. Абсолютная величина кода М(ЛД и его знак по сигналу У5 с блока 5 заносятся также в регистр 70. Информация о знаке N (Л,) поступает на группу логических элементов 90, 93, 94. Разность Л - имеет знак «+» (фиг. За), т. е. логическая «1» со знакового выхода блока 2 проходит через элемент И 94 íà R-вход триггера 107, и на инверсном выходе последнего появится «I», которая поступает на вход управления вычитанием UV умножителя-накопителя 110. По сигналу У9 осуществляется синхронизация регистра произведения умножителянакопителя 110 и на вторую группу входов сумматора последнего поступает произведение 1 N (Л „) . .В течение интервала времени t (фиг. За) осуществляется суммирование произведений 1 ° N (Л-,) и — 7N (Л-, ) с соответствующими знаками, по окончанию чего по сигналу У9 осуществляется синхронизация регистра произведения х множителя-накопителя 110 и туда заносится результат суммирования. По сигналу У6 осуществляется стробирование выхода регистра 70 и абсолютная величина и знак кода N(Л ) поступают соответственно на входы А и SA сумматора 73, причем на входы В и SB последнего в этот момент времени поступит информация соответственно об абсолютной и величине и знаке кода N (Лзо) . Через интервал времени t ai (фиг. 6) на выходах сумматора 73 появляется код N (Л ) со знаком. Абсолютная величина N (Л - ) подается на входы Х1 — Х-, умножителя-накопителя 110, а на входы Yi — Yg последнего одновременно по сигналу У7 подается код числа 7. По сигналу У8 осуществляется синхронизация регистров Х и Y умножителя-накопителя 110 2 и начинается перемножение кодов N (Лз) и 7 в матрице асинхронного умножителя последнего (длительность этой операции равна интервалу времени 1з,фиг. 6). Абсолютная величина кода Х(Лз) и его знак по сигналу У7 заносятся также в регистр 71. Ин2 формация о знаке N (Лз) поступает также на группу логических элементов 75, 89, 91, 92. Для случая, представленного на фиг. За, 2 разность Лз имеет знак «+«, т. е. «1» со знакового выхода сумматора 73 через логические элементы И 75 и 91 проходит на вход триггера 107, на прямом выходе последнего появляется «1», которая поступает на вход управления накоплением UN умножителянакопителя 110. По сигналу У10 производится обнуление регистра 70. По сигналу У9 осуществляется синхронизация регистра произведения умножителя-накопителя 1!О, с выхода которого на вторую группу входов сумматора последнего подается находившаяся в этом регистре сумма (1. N (Л;) —— — 7. N (Л,). В этот же момент времени на первую группу входов сумматора умножителя-накопителя 110 подается произведенис 7.N (Лз). В течение интервала времени t z (фиг. 6) осуществляется суммирование в сумматоре умножителя-накопителя 110, и по сигналу У9 результат суммирования, представляющий собой U (Л,), заносится в регистр произведения умножителя-накопителя 110. Информация о Х (Л-, ) и его знаке появляется соответственно на выходах Ng u Sy умножителя-накопителя 110, по сигналу У11 заносится в регистр 72 и проходит соответственно на выходы N и S) блока 6 экстраполяции. Далее все операции выполняются аналогично описанному. 1408531 Выходной код считывается в моменты дискретизации ti (фиг. За) с выходов накапливающего сумматора 8 (фиг. 1). Таким образом, предлагаемый преобразователь за счет введения параллельного канала и использования усовершенствованного алгоритма уравновешивания позволяет повысить динамическую точность аналогоцифрового преобразования. Формула изобретения 1. Аналого-цифровой преобразователь, содержащий блок вычитания, первый вход которого соединен с входом аналогового сигнала преобразователя, второй вход — с выходом основого блока цифроаналогового пре, образователя, а выход — с информационным входом блока аналого-цифрового преобразователя разности, блок синхронизации и мультиплексор, отличающийся тем, что, с целью повышения динамической точности преобразования в него введены блок экстра, поляции, накапливающий сумматор, регистр,, дополнительнйй блок цифроаналогового преобразования и блок анализа состояния процесса, подключенный информационными вхо дами к выходам заема и переполнения блока аналого-цифрового преобразования раз" ности, прямым выходом сигнала экстраполяции нулевого порядка — к входу задания первого режима блока синхронизации, первому управляющему входу мультиплексора и старшему разряду первой группы инфор мационных входов мультиплексора, инверс ным выходом сигнала экстраполяции нуле, :вого порядка — к входу задания второго ре: жима блока синхронизации и второму управлящему входу мультиплексора, а выхода, ми сигналов экстраполяции первого и второго порядков — к входам задания режима блока экстраполяции, соединенного информационными входами с выходами разрядов модуля и знака результата блока аналогоцифрового преобразования разности, а выходами разрядов — с второй группой информационных входов мультиплексора, подключенного младшими разрядами первой группы информационных входов к шине логического нуля преобразователя, знаковым разрядом первой группы информационных входов к выходу знака результата преобразования блока аналого-цифрового преобразования разности, а выходами — к информационным входам накапливающего сумматора, выходы которого соединены с цифровыми входами основного блока цифроаналогового преобразования, при этом дополнительный блок цифроаналогового преобразования под50 первого триггера, а выходом — с выходом сигнала экстраполяции первого порядка блока анализа состояния процесса. 45 клк чен выходом к второму входу блока вычитания, а цифровыми входами — к выходам регистра, информационные входы которого соединены с выходами разрядов модуля и знака результата блока аналого-цифрового преобразования разности, при этом блок синхронизации подключен первым выходом к синхронизирующему входу блока аналогоцифрового преобразования разности, вторым выходом — к первому входу записи входного регистра накапливающего сумматора, третьим выходом — к первому входу записи выходного регистра накапливающего сумматора, четвертым выходом к синхронизирующему входу блока аналого-цифрового преобразования разности, а выходами с пятого по четырнадцатый — к соответствующим синхронизирующим входам блока экстраполяции, причем пятый выход блока синхронизации соединен с синхронизирующим входом блока анализа состояния процесса и входом записи дополнительного блока цифроаналогового преобразования, подключенного входом обнуления к тринадцатому выходу блока синхронизации и второму входу записи выходного регистра накапливающего сумматора, второй вход записи входного регистра которого соединен с двенадцатым выходом блока синхронизации. 2. Преобразователь по п. 1, отличающийся тем, что блок анализа состояния процесса содержит два триггера, элемент НЕ, два элемента И, элемент задержки и элемент ИЛИ, входы которого являются информационными входами блока анализа состояния процесса, а выход подключен к прямому выходу сигнала экстраполяции нулевого порядка блока анализа состояния процесса, входу обнуления первого и второго триггеров и входу элемента НЕ, соединенного выходом с инверсным выходом сигнала экстраполяции нулевого порядка блока анализа состояния процесса и первым входом первого элемента И, второй вход которого подключен к синхронизирующему входу блока анализа состояния процесса, а выход — к единичному установочному входу первого триггера и входу элемента задержки, соединенного выходом с единичным установочным входом второго триггера, подключенного прямым выходом к выходу сигнала экстраполяции второго порядка блока анализа состояния процесса, а инверсным выходом — к первому входу второго элемента И, соединенного вторым входом с прямым выходом 140853) У4 Е @az 5 1408531 р Риг 5 а b С У1 УГ У5 Ó0 УФ У5 Уб У1 У8 У9 S1O 911 У12 У13 У1Ф 1408531 1408531 <.ост((вит«ть (. Казанов 1 е Itt! f(>1) 11. Гуиь!«> Т(крел 14. Вере« Корректор В. bi тяга В;>каз 331)0, )(i 1>:раки (328 1!олписиое В!1111111!! Гос).) ар« гв(IIII()l (».о)>и > с т;I (1:С:Р ио лета)> изобретений и открытий 1! 30;1:), М(>сквtl. Ik Б. l ауи> I(;tя наб,,з. 4/5 1Ij)(>ll. (lt(>>I«TBi litt().l!(>f>tII3>;t(1>ll I««l(((ир(III()IIIITII(. г. > )кгорот. > .т, Hpocктиая, 4
