Устройство для отладки программ

 

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке и отладке устройств с микропрограммным управлением . Цель изобретения - повышение быстродействия при отладке программ. Устройство содержит блок 1 задания -режима, коммутаторы 2,8 и 27, счетчик Bj блок 4 постоянной памяти, регистр 5 микрокоманд, блок 6 сравнения, де

СОЮЗ СОВЕТСКИН

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

119) (11) 151) 4 С 06 F11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ: .

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4145220/24-24 (22) 10.11.86 (46) 15.07,88. Бюл. ¹ 26 (72) В.M. Наконечный, А.В. Орехов и К.Е. Юренков (53) 661.3(088.8) (56) Авторское свидетельство СССР № 868758, кл. G 06 F 9/00, 1981.

Авторское свидетельство СССР № 1188742, кл. G Об F 11/28, 1985. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке и отладке устройств с микропрограммным управлением. Цель изобретения — повышение быстродействия при отладке программ.

Устройство содержит блок 1 задания режима, коммутаторы 2,8 и 27, счетчик

3, блок 4 постоянной памяти, регистр

5 микрокоманд, блок 6 сравнения, де14 10038 и",фиат >ры 7 и 32, элементы И 9, 10, 16, 1?, 18, 19,20,21 и 22, элементы .ИЛИ 11,23,24,25 и 26, элемент 12 задержки, сумматор 13 по модулю дна, триггеры 14,15,30 и 31, блоки 28 и 29 памяти. За счет вновь введенных блоков изобретение обеспечивает возможнос гь

Изобретение относится к цифровой

ычислительной технике и может быть

1 спользовано при разработке и отладке стройств с микропрограммным управлеием.

Цель изобретения — повышение быстроействия при отладке программ.

На чертеже представлена функциоальная схема устройства. 1d

Устройство содержит блок 1 задания ежимов, первый коммутатор 2 адреса, четчик 3 адреса, блок 4 постоянной амяти, регистр 5 микрокоманд, блок 6 авнения, дешифратор 7 признака ус-. 1I5 овного перехода, коммутатор 8 услов й, первый и второй элементы И 9,10, п рвый элемент ИЛИ 11> элемент 12 задержки, сумматор 13 по модулю два, т иггер 14 цикла отладки, триггер 15 20 б окировки синхронизации, элементы

И 16-22, элементы ИЛИ 23-26, второй к ммутатор 27 адреса, первый и второй б оки 28 и 29 памяти, первый и второй т иггеры 30 и 31 управления, дешифра- 25 тор 32 режима работы, адресный 33, информационный 34 входы, вход 35 задан я условий устройства.

Устройство функционирует в одном из30 двух режимов (режим 1 и 2), каждый из которых имеет свой цикл предварительнФй настройки, включающий фиксацию начального и конечного адресов, кода р 1жима в блоке задания режимов, запись в соответствующие блоки памяти мосток по адресам остановов и зацикливания (в блок 28 памяти в режиме 1) или меток по адресам управляемых переходов с метками управления направле- 40 кием перехода (в блоки 28 и 29 памяти н режиме 2). управления переходами по командам ветвления независимо от действительного значения сигналов условий на входе устройства что позволяет отлаживать последовательность участков программы без останона в промежуточных точках.

1 ил.

Циклы предварительной настройки задаются нулевым значением управляющего сигнала отладки блока задания режи- мон, а рабочие циклы — единичным значением этого сигнала.

В режиме 1 при нулевом значении управляющего сигнала отладка блока задания режимов коммутатор 27 адреса переключается на прием информации с адресного входа 33 устройства, блоки 28 и

29 памяти переключаются сигналом отладки н режим записи по управляющему входу записи чтения, блок 28 памяти выбирается по сигналу с элемента

ИЛИ 25, н результате чего в блоке 28 памяти (емкостью Nxl бит, где N — емкость блока 4 памяти микропрограмм) через информационный вход 34 устройства производится загрузка информации„.

Единичное значение загружаемой информации определяет метку адреса изменения хода выполнения микропрограммы н рабочем цикле режима 1. После загрузки информации в блок 28 памяти упупранляющий сигнал отладки блока задания ре>лимон принимает единичное значение и переключает коммутатор 27 адреса на прием адреса микрокоманды с выхода счетчика 3 адреса через коммутатор 2 адреса, По сигналу начальной устанс>вки триггеры цикла отладки 14, блокировки синхронизации 15, управления 30 устанавливаются в нулевое состояние. Управляющий сигнал пуска блока задания режимов, длительностью одного периода тактовой частоты, поступает иа вход элемента ИЛИ 11 и Sвход триггера 15 блокировки синхронизации. С IIIIxri>Ia элемента ИЛИ 11 единичный си иал поступает на управляющий нхоц .;..>ммутатора 2 адреса, что

1410038 обеспечивает прохождение начального адреса микрокоманды с блока 1 задания режимов на вход блока 4 памяти микрокоманд и через элемент ИЛИ 23 на уп5 равляющий вход разрешения записи счетчика 3 адреса, обеспечивая разрешение занесения в счетчик 3 адреса начального адреса микрокоманды с выхода коммутатора 2 адреса. Кроме того,10 сигнал пуска устанавливает триггер 15 блокировки синхронизации в единичное состояние и разрешает прохождение сигнала такта блока 1 задания режимов через элемент И 17 на входы синхрони- 15 зации регистра 5 микрокоманд, счетчика 3 адреса, триггера 14 цикла отладки, триггеров 30 и 31 управления.

В устройстве может быть сформировано два типа микрокаманд: переход по 20 счетчику адреса и условный переход, отличающийся признаком уславнага перехода в коде микрокаманды:Микракоманда, выбираемая из блока 4 постоянной памяти, фиксируется по заднему фрон- 25 ту тактового импульса на регистре 5 микрокоманд. Кад признаков переходов микрокоманды поступает с выхода 2 регистра 5 микрокаманд на вход дешифратора 7 признака условного перехода.

Если выбрана микрокоманда перехода по счетчику адреса, то на выходе дешифратора 7 признака условного перехода формируется нулевой сигнал, определяющий появление единичного сигнала на инверсном выходе элемента И 9, который разрешает при поступлении на счетный вход счетчика 3 адреса переднего фронта тактового импульсаприбавлять единицу. В следующем микротакте устройство формирует микрокоманду, адрес которой отличается на единицу от адреса текущей микрокаманды. Если в текущей микрокоманде на регистре 5 микрокоманд фиксируется команда условного перехода, то на выходе дешифратора 7 признака условного перехода формируется единичный сигнал, поступающий на вход элемента И 9. Однавре50 менно на первый управляющий вход коммутатора 8 условий поступает из регистра 5 микракоманд код номера условия. При этом коммутатор 8 условий пропускает на вход с сумматора 13 по модулю два сигнал одного из условий по входу 35, номер которого закодирован в микрокоманде. Кроме того, на вход элемента И 21 с выхода регистра

5 микрокоманд поступает признак управления полярностью перехода, определяющий прямое или инверсное значение управляюцега входа 35, при котором возможен переход по адресу, хранимому в регистре 5 микрокаманд или па счетчику 3 адреса. Управляющий сигнал кода режима работы блока 1 задания режимов на втаром выходе дешифратара 32 определяет нулевой сигнал, который через элемент И 20 с инверсного выхода задает единичный сигнал на вход элемента И 21„ Управляющий сигнал с прямого выхода элемента И 20 через элемент И 22 определяет нулевой сигнал на втором входе элемента ИЛИ 26.

При выдаче нулелага сигнала признака управления полярностью перехода са второго выхода регистра 5 мпкракаманд на втором входе сумматора 13 по модулю два установится нулевой сигнал, чта определяет прямое значение признака уславнага перехода, соответствующее выходу коммутатора 8 условий. Управляюший сигнал разрешение счета на счетчик 3 адреса с инверсного выхода первого элемента И 9 принимает значение лаг,"1", если управляющий сигнал на выбранном входе коммутатора 8 условий имеет нулевое знайение. Нулевой сигнал с прямого выхода элемента

И 9 через элемент ИЛИ 23 при нулевом значении сигнала на первом входе элемента ИЛИ 23 разрешает передачу адреса микракоманды через коммутатор 2 адреса са счетчика 3 адреса. Если анализируемое ветвление микропрограммы выполнено, та на вход элемента И 9 поступает единичный сигнал с выхода сумматора 13 па модулю два. Выходной сигнал с прямого выхода элемента И 9 поступает через элемент ИЛИ 23 на управляющий вход коммутатора 2 адреса и пропускает на ега выход адрес микрокоманды из регистра 5 микрокоманд.

Если на выходе регистра 5 установлен единичный сигнал признака управления полярностью перехода, то на вход сумматора 13 па модулю два через элементы И 21, ИЛИ 26 проходит единичный сигнал, В этом случае выбранный коммутатором 8 сигнал условия перехода принимает инверсное значение на выходе сумматора 13 па модулю два, В последующих тактах устройство формирует адреса мккракаманд аналогично изложенному выше. Адрес исполняемой микракаманды в каждом такте работы устб

20

ЗО

Зf

4r

5

141 фойства поступает на блок b сравнения выхода коммутатора 2 адреса. На которой вход блока 6 сравнения поступает конечный адрес микропрограмы, востановленный на выходе блока 1 задания режимов. Когда микропрограмма ( фостигает адреса, равного конечному, а выходе блока б сравнения устанаввается единичный сигнал, поступаюй на вход элемента И 10 и прямой ход элемента И 16. Если сигнал цик лического режима блока 1 задания ре кимов принимает единичное значение, о триггер 14 цикла отладки устанаввается в единичное состояние через лемент 12 задержки по зацнему фрону.тактового импульса. Сигнал с вьГкоа триггера 14 цикла отладки через лемент ИЛИ 11 устанавливае- устрой.:тво в исходное состояние аналогично игналу пуска блока 1 задания режи-. ов, зацикливая микропрограмму с ального адреса. В случае задания нуевого значения сигнала циклического ежима, поступающего на инверсный ход элемента И 16, единичный сигнал выхода блока 6 сравнения через элеент И 16 поступает на К-вход триг-. ера 15 блокировки синхронизации и о заднему фронту тактового импульса ереключает его в нулевое состояние. игнал с выхода триггера 15 блокиовки синхронизации блокирует пост.п-. ение тактовых импульсов через эле-* ент И 17 на блоки устройства. Затем абота устройства может быть повтор"-" а заданием других значений начала конца микропрограмм, устанавливаеМых в блоке 1 задания режимов. С вы1

Мода коммутатора 2 адреса адрес микокоманды поступает через коммутатор

7 адреса на вход блока 28 памяти.

Единичный сигнал с первого выхода де1пифратора 32 режима работы через элеМент ИЛИ 25 разрешает выборку инфорМации из блока 28 памяти. Информация йз блока 28 памяти фиксируется по заднему фронту тактового импульса на триггере 30 управления. При единич-" ном значении управляющего сигнала останова блока 1 задания режимов и

Инверсного выхода элемента И 17 сиг-. йал с выхода элемента И 18 устанавЛивает в нулевое .состояние через эле мент ИЛИ 24 триггер 15 блокировки синхронизации. Выход триггера 15 блоКирует поступление тактовых импульсов через элемент И 17 на элементы

0038 6

;стройства.„ и счетчик 3 адреса фиксирует адрес микрокоманды, по которому и блоке 28 памяти была предварительно записана единица, .В режиме 2 в блок 28 памяти записываются метки по тем ацресам микрокоманд условных переходов, ветвление в которых определяется или на неотлаженнbIх аппаратнblх средствах, или при практически не прогнозируемых поступлениях внешних сигналов условий на управляющий вход 35 устройства, или когда сигналы условий определяются результатами работы блока обработки данных. Перед отладкой очередного участка микропрограммы определяется строго ориентированный граф переходон в помеченных узловых точках ветвления путем задания наиболее вероятчoI o,èëè необходимо -o направления перехода. Направление переходов в микрокомандах условного ветвления определяется содержимым блока 29 памяти и соответствии с адресами указаннь|к ьалкрокоманд блока 28 памяти. По нулевому значению сигнала отладка с вьгхода блока задания режимов коммутатор

27 адреса пропускает на адресный вход блоког, 28 и 29 памяти адреса микрокоманд с выхода коммутатора 2 адреса, Управляющий сигнал кода режима работы

0JIoI<8. 1 задания режимов через дешифра=тор 32 режима работы по второму выходу разрешает выборку информации из блоков 28 и 29 памяти и подготавлива ет прохождение сигналов через элемент

И 20, С выхода блоков ?8,29 памяти информация фиксируется по заднему фронту тактового импульса соответственно на триггерах 30,3 1 управления.

Единичный сигнал на выходе триггера

30 управления„ опрецеляющий помеченную микрокоманду условного перехода, проходит элемент И 20 и нулевым значением с инверсного выхода блокирует элемент И 21, не пропуская управляющий сигнал признака управления полярностью перехода со второго выхода регистра 5 микрокоманд. Кроме того, нулевое значение инверсного выхода элемента И 20 по второму управляющему входу коммутатора 8 условий устанавливает на его выходе нулевое значение.

Единичный сигнал с прямого выкода элемента И 20 ра",påï÷åò прохождение через элемент И 22 выходного сигнала триггера 31 управления, Значение вых да триггера 31 управления определя14100 ет направление ветвления в помеченных узловых точках микрокоманд условного перехода. Значение нулевого сигнала триггера 31 управления поступает через элементы И 22, ИЛИ 26 на второй

5 вход сумматора 13 по модулю два. По аналогии с режимом 1 нулевой сигнал с выхода сумматора 13 по модулю два вырабатывает на инверсном выходе эле- 1р мепта И 9 единичное значение сигнала разрешения счета на счетчик 3 адреса.

Единичное значение триггера 31 управления определяет выработку управляющего сигнала разрешения записи на 15 счетчик 3 адреса с выхода элемента

ИЛИ 23 через элементы И 9, сумматор

13, ИЛИ 26, И 22 и переключающий коммутатор 2 адреса на прием следующего адреса микрокоманды с выхода регистра 5 микрокоманд,.

Формула изобретения

Устройство для отладки программ, 25 содержащее блок задания режимов, первый коммутатор адреса, счетчик адреса, блок постоянной памяти, регистр микрокоманд, блок сравнения, дешифратор признака условного перехода, Зп коммутатор условий, первый и второй элементы И, первый элемент ИЛИ, причем выходы адресов начала и конца программы блоха задания режимов соединены соответственно с первым инфор- З5 мационным входом коммутатора адреса и первым входом блока сравнения, выход первого коммутатора адреса соединен с информационным входом счетчика адреса, выход блока постоянной памяти 40 соединен с информационным входом регистра микрокоманд, выходы дешифратора признака условного перехода и блока сравнения соединены с первыми входами соответственно первого и второго 45 элементов И, входы задания условий устройства соединены с информационными входами коммутатора условий, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия при отладке программ, в устройство введены второй коммутатор адреса, дешифратор режима работы, триггер цикла отладки, триггер блокировки синхронизации, элемент задержки, сумматор по модулю два, первый и второй триггеры управления, первый и второй блоки памяти, семь элементов И, четыре элемента

ИЛИ, причем выходы пуска, задания циклического режима, начальной установки, тактовых импульсов, задания режима остапова, задания кода режима работы, задания режима отладки блока задания режима соединены соответственна с первым входом первого элемента ИЛИ, инверсным входом третьего элемента И, нулевым входом триггера цикла отладки, первым входом четвертого элемента И, первым входом элемента И, входом дешифратора режима работы и управляющим входом второго коммутатора адреса, выходы пуска, задания циклического режима, начальной установки и задания режима отладки блока задания режима соединены соответственно с единичным входом триггера блокировки синхронизации, вторым входом второго элемента

И, нулевым входом первого триггера управления, с входом признака записи первого блока памяти, выходы начальной установки и установки режима отладки блока задания режима соединены соответственно с первым входом второ- го элемента ИЛИ, с входом признака записи второго блока памяти, выход первого элемента ИЛИ соединен с первым управляющим входом первого коммутатора адреса и первым входом третьего элемента ИЛИ, выход которого соединен с входом разрешения записи счетчика адреса и вторым управляющим входом первого коммутатора адреса, выход счетчика адреса соединен с вторым информационным входом первого коммутатора адреса, выход которого соединен с адресным входом блока постоянной памяти, вторым входом блока сравнения и первым информационным входом второго .коммутатора адреса, первый информационный выход регистра микрокоманд соединен с третьим информационным входом первого коммутатора адреса, выход кода признаков перехода регистра микрокоманд соединен с входом дешифратора признака условного перехода, первым управляющим входом коммутатора условий и первым входом шестого элемента И, выход второго элемента И через элемент задержки соединен с информационным входом триггера цикла отладки, выход которого соединен с вторым входом первого элемента ИЛИ, выход блока сравнения соединен с входом третьего элемента И, выход которого соединен с К-входом триггера блокировки синхронизации, выход которого соединен с вторым входом четвертого элемента И, 10

38 выход дешнфратора режима работы соединен с первым входом четвертого элемента ИЛИ и вторым входом восьмого элемента И, выход которого соединен

Составитель Сигалов

Техред Л.Олийнык Корректор З.Лончакова

Редактор А. Долинич

Заказ 3481/45 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий i13035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 t 4100 прям< и выход которого соединен со счетным входом счетчика адреса, с входом синхронизации триггера цикла отладки, входом записи регистра микро- „

5 команд, входами синхронизации первого и второго триггеров управления, инверсный выход четвертого элемента И ! соединен с вторым входом пятого элеь ., ìåíòà И, выход которого соединен с 1g вторым входом второго элемента ИЛИ,,,выход которого соединен с нулевым, входом триггера блокировки синхрони.зации,I-вход которого соединен с ши,ной единичного потенциала устройства, 15 адресный вход устройства соединен с вторым информационным входом второго коммутатора адреса, выход которого соединен с адресными входами первого и второго блоков памяти, информацион- 2р ный вход устройства соединен с информационными входами первого и второго блоков памяти, выходы первого и второго блоков памяти соединены с информационными входами соответственно 25 первого и второго триггеров управления, прямой выход первого триггера управления соединения — с первыми ходами седьмого и восьмого элементов инверсный выход восьмого элемен- Зр та И соединен с вторым управляюшнм ( входом коммутатора условий и вторым !, входом шестого элемента И, первый с третьими входами пятого элемента

И первого элемента ИЛИ, второй выход дешифратора режима работы соединен с вторым входом четвертого элемента

ИЛИ, с вторым входом седьмого элемента И, входом записи второго блока памяти, выход четвертого элемента ИЛИ соединен с входом записи первого блока памяти, прямой выход второго триггера управления соединен с первым входом девятого элемента И, прямой выход седьмого элемента И соединен с вторым входом девятого элемента И, выход которого соединен с первым вхо- дом пятого элемента ИЛИ, выход шестого элемента И соединен с вторым входом пятого элемента ИЛИ, выход которого соединен с входом первого операнда сумматора по модулю два, выход коммутатора условий соединен с входом второго операнда сумматора по модулю два, I выход которого соединен с вторым входом первого элемента И, прямой и инверсный выходы которого соединены соответственно с вторым входом третьего элемента ИЛИ и с входом разрешения счетчика адреса.