Микропроцессорная система с встроенным контролем

 

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных вычисли тельных системах и системах управления . Цель изобретения - повьшение йадежности микропроцессорной ёистемы путем обеспечения постоянного контроля ее компо 1ентоп независимо от загруженности основной программой. МиК- 26

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ и 19) и 11),SU (51) 5 G 06 Г 15/16, 11/30 (46) 15.07. 91. Бюл. !:- 26 (21) 4044118/24 (22) 26.03.86 (72) О.Б.Сенцов (53) 681.3 (088.8) (56) Джерри Лаймен. Повышение надежности электронных систем военного наэначения. Электроника, т.58, 1985, 1b 6, (713), с.47, Модуль центрального процессора СМ

1,800-2201. Техническое описание .

3,055..003 ТО, 1981, с.16-17, (54) МИКРОПРОЦЕССОР!!АЯ СИСТЕМА С

ВСТРОЕ!!!!ЬП! КО!!ТРОНЕ!! (57) Изобретение относится к вычислительнои технике и может быть использоваио в микропроцессорных вычислительных системах и системах управления. Цель изобретения - повышение йадежности микропроцессорной системы путем обеспечения постоянного контроля ее компонентов независимо от загруженности основной программой. Мик1417651 ропроцессорная система содержит первый микропроцессор 1,. выполняющий в системе основную программу и подключенный к шинам внутренней магистрали

26 через первый регистр состояния 2, первый формирователь управляющих сигналов 3, приемопередатчики 4 и 6 и двунаправленный приемопередатчик 5, Второй микропроцессор 9, выполняющий в, системе программы контроля и диагностики ее компонентов, подключен через второй регистр состояния 10, второй формирователь управляющих сигналов 11, приемопередатчик 13, двунаправленный приемопередатчик 12 к. шинам 21, 22, 23 локальной магистрали и через приемопередатчики 18, 20 и двунаправленный приемопередатчик 19к шинам внутренней магистрали 26 устройства. Программы контроля и диагностики, а также промежуточные реэульl

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных вычислительных системах и системах управления.

Цель изобретения — повышение надежности микропроцессорной системы эа счет обеспечения постоянного конт- f0 роля ее компонентов независимо от загруженности основной программой.

На фиг.1 представлена структурная схема микропроцессорной системы с встроенным контролем на фиг.2 — схе9

„55 ма блока арбитра внутренней магистрали; на фиг.3 — временная диаграмма работы блока арбитра внутренней магистрали; на фиг.4 — блок-схема алго" ритма работы системы; на фиг.5 — схе-. ма Формирователей управляющих сигнаboa- на фиг.6 — схема блока захвата магистрали.

Устройство (фиг.1) содержит первый микропроцессор 1, первый регистр состояния 2, первый формирователь управляющих сигналов 3, первый приемопередатчик 4, первый двунаправленный приемопередатчик 5, второй приемопередатчик 6, тактовый генератор 7, таты микропроцессора 9 хранятся в локальных постоянном 14 и оперативном 15. запоминающих устройствах, а режимами работы и модификацией адреса управляют регистр 16 и дешифратор

17 адреса. Работа каждого иэ микропроцессоров 1 и 9 синхронизируется генератором 7. Работой микропроцессоров 1 и 9 на внутренней магистрали 26 управляет блок арбитра внутренней магистрали 24, а работой на внешней магистрали 32, к которой система подключена через приемопередатчики.27, 28 и двунаправленный приемопередат" чик 29, — блок захвата магистрали 8 и коммутатор 25, посредством линии интерфейсных сигналов; завершения операции 30, синхронизации 31, запроса доступа 33, разрешения приоритетного доступа 34 и занятости 35.

1 з.п. Ф-лы, 6 ил. блок захвата магистрали 8, второй микропроцессор 9, второй регистр состояния 10, второй формирователь управляющих сигналов 11, второй двунаправленный приемопередатчик. 12, третий приемопередатчик 13, локальное постоянное запоминающее устройство (ПЗУ) 14, локальное оперативное запоминающее устройство .(ОЗУ) 15 регистр

16, дешифратор 1?, четвертый приемопередатчик 18, третий двунаправленный приемопередатчик 19, пятый приемопе" редатчик 20, локальную шину адреса.

21, локальную шину данных 22, локальную шину управления 23, блок арбитра внутренней магистрали 24, коммутатор

25, шины внутренней магистрали 26,. шестой приемопередатчик 27, седьмой приемопередатчик 28, четвертый дву.направленный приемопередатчик 29, вход 30 завершения операции системы, вход 31 .внешней синхронизации системы, шины внешней магистрали 32, выход

33 запроса доступа, вход 34 приоритетного доступа, вход"выход 35 сигна- ла,занятости внешней магистрали системы, первый 36 и второй 37 входы внутреннего запроса, вход 38 сброса, выход 39 запроса, вход 40 разрешения

1 17Г доступа, первый 41 и второй 42 выходы выборки, первый 43 и второй 44 выходы разрешения, первый 45 и второй .46 выходы готовности блока арбитра

Г) внутренней магистрали.

Блок арбитра внутренней магистрали (фиг.2) содержит первый 47, второй 48, третий 49 и четвертый 50 ч риггеры, первый 51, второй 52 и третий 53 элементы ИЛИ, первый 54, второй 55, третий 56 и четвертый

57 элементы И, первый 58 и второй

59 элементы НЕ, элемент 2И-ИЛИ-НЕ 60.

Первый и второй формирователи управляющих сигналов (фиг.5) содержат триггер 61 два коммутатора 62 и 63, семь элементов НЕ 64-70, четыре элемента И 71-74, два элемента ИЛИ 75 и 76. Hà схеме (фиг.5) входы и выхо- 20 ды обозначены позициями, соответствующими позициям на фиг.1, причем позициями без скобок обозначены входы (выходы) первого формирователя 3, а позициями в скобках обозначены входы 25 (выходы) второго формирователя 11.

Блок захвата магистрали (фиг.6) содержит два триггера 77 и 78, пять элементов НЕ 79-83, два элемента ИЛИ

84 и 85, два элемента И 86 и 87.

Отличие формирователей 3 и 11 состоит в том, что в формирователе 3 не используются выходы МО (12), RD (14), WR (15,16) и вход ADRF, что есть в формирователе 3 устанавливает ся перемычка 2-3, а в формирователе

11 — перемычка 1-2.

Устройство работает следующим образом.

Первый микропроцессор 1 системы ° 40 выполняет функции главного процессора в микропроцессорной системе, то есть выполняет основную программу, которая располагается в системном модуле ПЗУ.

К шинам адреса внешней магистрали 32 4g микропроцессор 1 подключается через приемопередатчик 4, шину адреса внутренней маГистрали 26 и приемопередатчик 27. К шинам данных внешней магистрали 32 микропроцессор 1 подключа" ется через двунаправленный приемопередатчик 5, шину данных внутренней магистрали 26 и двунаправленный приемопередатчик 29, причем двунаправленные приемопередат ики 5 и 29 постоянно включены на передачу информации, а на прием переключаются только при выполнении операций чтения памяти или ввода. К шинам управления внеш51 ней магистрали 3?, содержащим линии сигналов чтения и записи памяти, ввода и вывода, микропроцессор 1 подключается через приемопередатчик

6> шину управления внутренней магистрали 26 и приемопередатчик 28. Сигналы на шине управления формируются при выполнении микропроцессором 1 операций на внешней магистрали 32 первым формирователем управляющих сигналов 3, группа разрешающих входов которого подключена к выходам сигналов управления микропроцессора 1, а группа информационных входов — к выходам регистра состояния 2, в который с шины данных микропроцессора 1 заносится информация состояния в начале цикла. !

Второй микропроцессор 9 устройства выполняет функции контроля и диагнос" тики всех устройств микропроцессорной системы в процессе работы микропроцессора 1. К шинам адреса внешней магистрали 32 микропроцессор 9 подклю-. чается через приемопередатчик 13, локальную шину адреса 21, приемопере- датчик 18, шину адреса внутренней магистрали 26 и приемопередатчик 27, причем отличительной особенностью указанного подключения является то, что на входы приемопередатчика 18 подсоединены все линии локальной шины адреса 21, кроме линии старшего разряда адреса. K входу старшего разряда приемопередатчика 18 подключен первый выход регистра 16. Такое соединение позволяет производить модификацию адреса внешней памяти при рабо» те микропроцессора 9 на внешней магистрали 32. К шинам данных внешней магистрали 32 микропроцессор 9 подключается через двунаправленный прие мопередатчик 12, локальную шину дан ных 22, двунаправленный приемопередатчик 29, причем двунаправленные приемопередатчики 12 и 19.также постоянно включены на передачу информации. К шинам управления внешней магистрали 32 микропроцессор 9 подключается через локальную шину управления 23, приемопередатчик 20, шину управления внутренней магистрали 26 и приемопередатчик 28 ° Сигналы на локальной шине управления 23 при обращении микропроцессора 9 к устройствам внешней магистрали 32 формируются вторым формирователем управляющих сигналов 11, группа разрешающих вхо141765! дов подключена к соответствующим выходам управления микропроцессора 9, а группа информационных входов — к выходам второго регистра состояния

t0, входы которого соединены с шиной данных микропроцессора 9.

Направление передачи двунаправленного приемопередатчика 29 определяется состоянием выхода коммутатора 25, а направления передачи двунаправленных приемопередатчиков 5, 12 и !9— сигналами с соответствующих выходов первого 2 и второго !1 формирователей управляющих сигналов. 15

К локальным шинам адреса 21, данных 21 микропроцессора 9 подключены также локальное ПЗУ 14, в котором содержатся рабочие программы микропроцессора 9, локальное ОЗУ 15, которое служит для хранения промежуточной информации и регистр 16. Сигналы выборки локальных ПЗУ 14 и ОЗУ 15 и регистра 16 формируются дешифратором адреса 17, а сигналы управления— формирователем управляющих сигналов

11, причем в данном устройстве обращение к регистру 16 производится как в ячейке памяти.

Адресное пространство микропроцес- 30 сора 9 распределяется следующим образом. Вся область адресов ввода-вывода полностью относится к устройствам ввода-вывода, работающим на внешней магистрали 32, то есть полностью совпадает с областью адресов ввода-вывода микропроцессора 1. Адресное пространство памяти разделено пополам, причем нижняя область адресного пространства относится к локальной памя-4О ти 14 15, 16, а верхняя — к внешней памяти. Физическое разделение адресного пространства памяти осуществляется при помощи линии старшего разряда локального адреса шины адреса 21, которая подключена к одному из входов формирователя управляющих сигналов

11 и входу разрешения дешифратора 17, причем при нулевом уровне сигнала на этой линии адресуется локальная память 14 и 15 и регистр 16, а при высоком уровне — внешняя память. Для того, чтобы обеспечить воэможность адресации микропроцессором 9 всей внешней памяти в устройстве предусмотрена возможность модификации адре-55 сов на приемопередатчике 18. Уровень сигнала, поступающего с первого выхода регистра 16 на вход старшего разряда приемопередатчика 18, определяет область адресного пространства внешней. памяти, с которой работает микропроцессор 9, причем уровень логического "0" на этом входе позволяет адресовать нижнюю область, а уровень логической "1" - верхнюю область.

Таким образом, микропроцессор 9 может адресовать любую ячейку внешней памяти и любой регистр устройств ввода-вывода, подключенных к внешней магистрали 32, а также использовать нижнюю половину адресного пространства для обращения к локальной памяти

14 и 15 и регистру 16. Указанное подключение позволяет избежать затрат ресурсов системной памяти на хранение программ контроля и диагностики устройства системы.

Подключением устройства к внешней магистрали 32 управляет блок захвата магистрали 8, который функционируетсгг в соответствии с протоколами стандартного интерфейса И 41. При необходимости доступа к ресурсам внешней магистрали 32 устройство формирует и посылает на блок арбитра внешней магистрали 32 по линии 33 сигнал запроса низкого уровня. При отсутствии занятости магистрали и требования более приоритетного устройства на вход 34 поступает сигнал приоритетного разрешения доступа низкого уровня, который разрешает захват внешней ма" гистрали 32 устройством. При наличии единичного уровня на входе-выходе 35 устройства блок захвата магистрали 8 производит выдачу сигналов разрешения на управляющие входы приемопередатчиков 27 и 28 и двунаправленного приемопередатчика 29, переводя их выходы из высокоимпедансного состояния в рабочее и одновременно устанавливает . на линии занятости внешней магистрали

32 (вход-выход 35 устройства) уровень логического "0", запрещая тем самь1м другим эадатчикам работу на внешней магистрали 32. Доступом микропроцессоров 1 и 9 к внешней магистрали 26 . управляет блок арбитра внутренней магистрали 2, которая функционирует следующим образом.

Сигналами, инициализирующими работу блока арбитра внутренней мвгист" рали 2, являются сигналы внутреннего запроса, поступающие на входы 36 и 37 от первого 3 и второго 11 фор1417651

40 мирг вателей управляющих сигналов, Сигналы внутреннего запроса поступают на информационные входы триггеров

47 и 48 на синхронходы которых че1

5 рез элемент И 56 поступают сигналы с линии синхронизации 31, причем на синхровход триггера 47 этот сигнал поступает через элемент НЕ 58. Такое включение позволяет избежать конф-, 10 ликтных ситуаций в блоке арбитра, внутренней магистрали 2, когда запро. сы по линиям 36 и 37 приходят одновременно. При этом, если сигналы на линиях 36 и 37 появляются между фрон- 15 тами сигнала синхронизации, то по .следующему фронту этого Сигнала переключится только один из триггеров 48 и 49 в зависимости от того, какой фронт пришел в данный момент (перед- .20 ний или задний); если внутренний запрос поступает только по одной иэ линий 36 или 37, то переключается только соответствующий этой линии триггер. 25

7&я определенности предположим, что переключился триггер 47, то есть . доступ к ресурсам внешней магистрали

32 запросил микропроцессор 1. При этом сигнал с прямого выхода триггера 47 поступит на первый вход элемен.та ИЛИ 52, на выходе которого появился сигнал, поступающий на К-вход триггера 48 и запрещающий его переключение, на входы выборки приемопередатчиков 4, 5, 6; подготавливая их 35 для включения на внутреннюю магистраль 26, на первый вход элемента ИЛИ

53, с выхода которого этот сигнал поступает на один вход элемента И 57 и на один из входов блока захвата магистрали 8. Проходя через схему захвата магистрали 8, сигнал запроса микропроцессора 1 в виде сигнала запроса доступа устройства поступает на

- выход 33 и оттуда на блок арбитра внешней магистрали 32. При этом производится приоритетный захват внешней магистрали 32 устройством при помощи блока захвата магистрали 8, как это было описано выше. 50

После .того, как блок захвата магистралй 8 установит сигнал занятости на входе-выходе 35, такой же сигнал (только выСокого уровня) установится на входе 40 блока арбитра внутренней 55 магистрали 2. Разница между этими сигналами лишь.та, что на линии 35 сигнал занятости может быть установлен любым задатчиком микропродессорной системы, а на линии 40 — только данным устройством. Сигнал с входа разрешения доступа 40 поступает на другой вход элемента И 57, вызывая переключение его выхода в состояние логической "1". Необходимо отметить, что если к моменту поступления сигнала запроса с выхода элемента ИЛИ

53 на вход элемента И 57 на линии 40 блоком захвата магистрали 8 уже был установлен уровень логической "1", т.е. захват внешней магистрали 32 устройством был произведен ранее, то переключение выхода элемента И 57 в состоянии логической "1" происходит сразу по сигналу с выхода элемента

ИЛИ 53. Сигнал высокого уровня с выхода элемента И 57, поступая на вход триггера 49, создает íà его информационных входах логическую комбинацию 11, в соответствии с которой по синхросигналу, поступающему с выхода элемента НЕ 59 на синхровход, триггер 49 переключится в противоположное состояние, т.е. в состояние логической "1". Сигнал с вы-, хода триггера 49, поступая на входы разрешения приемопередатчиков 4 и 5, переведет их из высокоимпедансного состояния в рабочее, При этом микропроцессор 1 получает доступ к ресурсам внешней магистрали 32. Одновременно этот же сигнал поступает на

I-вход триггера 50, создавая íà его информационных входах логическую ком бинацию " 10", так как низкий уровень 1 на К-входе бып установлен ранее сигналом с входа 36 через элемент 2ИИЛИ-НЕ 60. При этом по заднему фронту сигнала синхронизации шины выход триггера 50 установится в состояние логической "1". Временной промежуток между переключениями триггеров 49 и 50 будет равен длительности импульса синхронизации шины. Сигнал с прямого выхода триггера 50 поступает на вход разрешения приемопередатчика 6 и переводит его из высокоимпедансного состояния в рабочее, микропроцессор

1 получает доступ к ресурсам внешней м;гистрали 32 по шине .управления.

Сигнал с инверсного выхода триггера

50 поступает на К-вход триггера 49, создавая на его информационных входам логическую комбинацию " 10", при которой триггер 49, с приходом следующих сигналов с линии синхроииэации шины

1417651 31, останется в состоянии логической

"1", а также на вход элемента И 56, блокируя поступление синхроимпульсов на триггеры 47 и 48. По завершении операции на вход 30 устройства поступает сигнал завершения операций от абонента, который через элемент И 54 поступает. на вход готовности формирователя управляющих сигналов 3, где 10 формируется сигнал готовности на вход микропроцессора 1. Прохождение сигнала завершения чере элемент И 55 блокировано уровнем логической "1" с триггера 48. 15

Микропроцессор 1 завершает опера- цию обращения к ресурсам внешней магистрали 32 и снимает сигнал с входа

36. При этом уровень логического "0" на информационном входе триггера не изменит его состояния, так как поступление синхросигналов на его вход блокировано в элементе И 56, а на входе элемента 2И-ИЛИ-НЕ 60 изменит состояние К-входа триггера 50, устанавливая на нем уровень логической

"1". В соответствии с логической комбинацией на информационных входах, триггер 50 по заднему фронту синхроимпульса переключается в состояние 30 логического "О", который переводит приемопередатчик 6 в высокоимпеданс ное состояние. Высокий уровень с инверсного выхода триггера 50 разблоки" рует элемент И 56 и создаст на информационных входах триггера 9 логическую комбинацию "1 1". При этом по фронту следующего синхроимпульса триггеры 47 и 49 переключатся в состояние логического "0". В результате 40 приемопередатчики 4 и 5 переводятся в высокоимпедансное состояние по входам разрешения и одновременно с входов выборки приемопередатчиков 4, 5, 6 снимается сигнал выборки, на 45 информационных входах триггеров 49 и 50 устанавливаются логические комбинации "01", .запрещая их переключение при поступлении следующих синхроимпульсов, и триггер 48 разблокируется по входу. На этом цикл обращения микропроцессора 1 к.ресурсам внешней магистрали 32 заканчивается, и микропроцессор 1 завершает свой цикл авто.номно, выполняя внутренние операции.

Если во время работы микропроцессора

1 микропроцессор 9 сформировал внутренний запрос на линии 37 блока арбитра внутренней магистрали 24, то по заднему фронту импульса сйнхронизации шины, переключившего триггер

47, триггер 48 переключится в состояние логической "1", блокируя при этом по R-входу переключение триггера 47 и подготавливая приемопередатчики 18, 19 и 20 по входам выборки к включению на внутреннюю магистраль 26; Далее цикл обращения микропроцессора 9 к ресурсам внешней магистрали 32 происходит аналогично циклу микропроцессора 1.

Эффективность работы микропроцессора 1 и 9 в микропроцессорной системе достигается за счет того, что цикл внешней магистрали 32 значительно меньше цикла микропроцессора. Например, для микропроцессора КР580ИК80А цикл составляет от 1,2 мкс до 2,0 мкс

{без учета тактов ожидания), в то время, как цикл внешней магистрали обычно не превышает 300 нс, а во многих случаях значительно меньше.

В системе каждый из микропроцессоров 1 и 9 функции подготовки в начале цикла и функции внутренней обработки в конце цикла выполняют авто номно, не занимая внутренней магистрали 26 устройства и внешней магистрали 32 системы, которыми в эти моменты времени может воспользоваться второй микропроцессор, причем быстро-, действие микропроцессоров при этом практически не снижается.

После включения питания или сигна.ла общего сброса генератор 7 устройства формирует сигнал начальной установки, которым обнуляются внутренние регистры микропроцессоров. 1 и 9, регистры 2, 10 и 16, триггеры 47, 48, 49 и 50. При этом микропроцессор 1 формирует обращение к нулевой ячейке системного ПЗУ, а микропроцессор - к нулевой ячейке локального ПЗУ 14.

Микропроцессор 1 приступает к выпол- нению основной программы системы, а микропроцессор 9, независимо от него, к выполнению программ контроля устройства системы.

Необходимо отметить, что программы контроля. должны быть составлены таким образом, чтобы при контроле не искажалась информация в рабочих регистрах устройств ввода-вывода и в системном

ОЗУ. Для этого в устройствах вводавывода можно предусмотреть специальные регистры состояния, а при контроле системного ОЗУ запоминать предва1/ / 651 рительно содержимое контролируемых ячеек в локальном ОЗУ, при этом> учитывая, что такой контроль осуществляется эа несколько циклов, необходимо

5 приостановить работу микропроцессора

1 сигналом с выхода регистра 16, При обнаружении аварийной ситуации в каком-либо иэ устройств .систе1:ы, микропроцессор 9, записывая соответ- }п ствующий код в регистр 16, переводит микропроцессор 1 в режим захвата, а систему в режим монопольного пользования магистралью и выполняет условный переход к подпрограмме диагностики отказавшего устройства, а в зависимости от результатов диагностики, выполняет все действия, предусмотренные в системе на случай возникновения аварийной ситуации.

Формула изобретения

1. Микропроцессорная система с встроенным контролем, содержащая пер- 25 вый микропроцессор, первый регистр состояния, первый формирователь управляющих сигналов, первый и второй приемопередатчики, первый двунаправленный приемопередатчик, тактовый генератор, блок захвата магистрали, локальное постоянное запоминающее устройство, локальное оперативное .запоминающее устройство, причем выходная шина адреса первого микропроцессора соединена с группой информа- Ç5 ционных входов первого приемопередатчика, двунаправленная шина данных первого микропроцессора соединена с группой информационных входов первого регистра со тояния н первой группои

40 информационных входов-выходов первого двунаправленного приемопередатчи-. . ка вход выбора направления передачи которого соединен с выходом признака направления передачи первого формиро- 45 вателя управляющих сигналов, выходная шина управления первого микропроцессора соединена с группой входов разрешения :первого формирователя управляющих сигналов. выход признака ro- 50 товности которого соединен с входом

"готов" первого микропроцессора, выходы первого регистра состояния соединены с гфудпой информационных входов первого формирователя управляющих55 сигналов, группа интерфейсных управпяющик выходов первого формирователя управляющих сигналов соединена с группой информационных входов второго приемопередатчика, выходы синхронизации и начальной установки .такто- ного генератора соединены соответственно с тактовым входом и входом сброса первого микропроцессора, первый выход блока захвата магистрали является выходом запроса доступа системы, синхровхол бпока захвата магистрали подключен к входу внешней синхронизации системы, вход приоритетного доступа блока захвата магист" рали является входом приоритетного доступа системы, вход-выход заня.тости блока захвата магистрали является входом-выходом сигнала занятости внешней магистрали системы, о т— л и ч а ю щ а я с я тем, что, с целью повышения надежности микропроцессорной системы за счет обеспечения постоянного контроля ее компоненТ0В независимо от загруженности основной программой, она содержит второй микропроцессор, второй регистр состояния, второй формирователь управляющих сигналов, с третьего по седьмой приемопередатчики, со второго по четвертый двунаправленные приемопередатчики, дешифратор, регистр, блок арбитра внутренней магистрали и коммутатор, причем тактовый вход и вход сброса второго микропроцессора соединены соответственно с выходами синхронизации и начальной установки тактового генератора, выходная шина адреса второго микропроцессора соединена с группой информационных входов третьего приемопередатчика, двунаправленная шина данных второго микропроцессора соединена с группой информационных входов второго регист- ра состояния и первой группы информационных входов-выходов второго двунаправленного приемопередатчика, вход выбора направления передачи которого соединен с первым выходом признака направления передачи второго формирователя управляющих сигналов, выходная шина управления второго микропроцесо сора соединена с группой входов pasрешения первого формирователя управ ляющих сигналов, выход признака готовности которого соединен с входом

"roToBII второго микропроцессора, Вы ходы второго регистра состояния соединены с группой информационных входов второго формирователя управляющих сигнаЛов, группа выходов третьего

141 1651 приемопередатчика соединена с групп»ми информационных входов четвертого приемопередатчика и дешифратора, с группами адресных входов локального

5 постоянного запоминающего устройства и локального оперативного запоминающего устройства, группа интерфейсных управляющих выходов второго формирователя управляющих сигналов соединена с группой информационных входов пятого приемопередатчика, выход первого разряда регистра соединен с входом старшего разряда группы информационных входов четвертого риемопередатчика, выход второго разряда регистра соединен с входом захвата пер вого микропроцессора, выход третьего разряда регистра соединен с входом установки монопольного режима блока захвата магистрали, вторая группа информационных входов-выходов второго двунаправленного приемопередатчика соединена с первой группой информационных входов-выходов третьего двунап25 равленного приемопередатчика, с группой информационных выходов локального постоянного запоминающего устройства, с двунаправленной информационной шиной локального оперативного запоминающего устройства и с группой информационных входов регистра, вход сброса ,которого соединен с выходом начальной установки тактового генератора, вто. рой выход признака направления передачи второго формирователя управляю- 35 щих сигналов соединен с входом выбора направления передачи третьего двунаправленного приемопередатчика и с первым информационным входом коммутатора, входы выборки локального постони- <О ного запоминающего устройства, локального- оперативного запоминающего, устройства и регистра соединены соответственно с первым, вторым и третьим выходами дешифратора, .выход признака 45 . записи второго формирователя управляющих сигналов соединен с входами записи локального оперативного запоминающего устройства и регистра, выход признака чтения второго формирователя5п управляющих сигналов соединен с входом чтения локального постоянного запоминающего устройства, выход старmего разряда группы выходов третьего приемопередатчика соединен с разрешающим входом второго формирователя управляющих сигналов, первый и второй входы внутреннего запроса блока арбитра внутренней магистрали соединены с выходами признака запроса соответственно первог ч второго формирователей управляюс, сигналов, .вход

rброса блока арбитра внутренней магистрали соединен с выходом начальной установки тактового генератора, вы" ход разрешения блока захвата магистрали соединен с входом разрешения доступа блока арбитра внутренней ма" гистрали, входы синхронизации и завершения операции которого подключены соответственно к входу внешней синхронизации и к входу завершения операции системы, входы выборки первого и второго приемопередатчиков и первый управляющий вход коммутатора соединены с первым выходом выборки блока арбитра внутренней магистрали второй выход выборки которого соединен с входами выборки четвертого и пятого приемопередатчиков, третьего двунаправленного приемопередатчика и с вторым управляющим входом коммутатора, входы разрешения первого и четвертого приемопередатчиков и первого и третьего двунаправленных приемопередатчиков соединены с первым выходом разрешения блока арбитра внутренней магистрали, второй выход разрешения которого соединен с входами разрешения второго .и пятого приемопередатчи-, ков, выход запроса блока арбитра внутренней магистрали соединен с входом запроса блока захвата магистрали, первый и второй выходы готовности блока арбитра внутренней магистрали соединены с входами готовности соответственно первого и второго формирователей управляющих сигналов, выход признака направления передачи первого формирователя управляющих сигналов соединен со вторым информационным входом коммутатора, выход которого соединен с входом выбора направления передачи четвертого двунаправленного приемопередатчика, группы выходов первого и четвертого приемопередатчиков образуют группу информационных входов шестого приемопередатчика, группы выходов второго и пятого приемопередатчиков образуют группу информационных входов седьмого приемо- передатчика, вторые группы информационных входов-выходов первого и третьего двунаправленных приемопередатчиков образуют первую группу информационных входов-выходов четвертого дву- .

1417651 направленного приемопередатчика, разрешающие входы шестого и седьмого приемопередатчиков и четвертого двунаправленного приемопередатчика .сое5 динены с выходом разрешения блока захвата магистрали, группы выходов шестого, седьмого приемопередатчиков и вторая группа информационных входов.-выходов четвертого двунаправленного приемопередатчика являются соотг ветственно выходной адресной шиной, выходной шиной управления и двунаправленной шиной данных системы.

2. Микропроцессорная система по п.1, о т л и ч à 1о щ а я с я тем, что блок арбитра внутренней магистрали содержит с первого по четвертый триггеры, три элемента ИЛИ, четыре элемента И, два элемента НЕ и элемент 20

2И-ИЛИ-НЕ, причем первый вход внутреннего запроса блока арбитра внутренней магистрали подключен к D-входу первого триггера и к первому входу элемента 2И-ИЛИ-НЕ, R-вход первого триггера соединен с выходом первого элемента ИЛИ, R-вход второго триггера соединен с выходом второго элемента

ИЛИ, вход сброса блока арбитра внутренней магистрали» подключен к первым входам первого и второго элементов

ИЛИ и к К-входам третьего и четвертого триггеров, вход завершения операции блока арбитра внутренней магист. рали подключен к прямым входам первого и второго элементов И, выход третв-35

его элемента И соединен с С-входом второго триггера и через первый элемент НЕ с С-входом первого триггера, прямой выход которого соединен с вторым входом второго элемента ИЛИ, вто- 40 рым входом элемента 2И-ИЛИ-НЕ, первым входом третьего элемента ИЛИ и является первым выходом выборки блока арбитра внутренней магистрали,. инверб сный выход первого триггера соединен с инверсным входом nepaaro элемента

И, выход которого является первым выходом готовности блока арбитра внутренней магистрали, прямой выход второго триггера соединен с вторым входом третьего элемента ИПИ, третьим входом элемента 2И-ИЛИ-НЕ вторым входом первого элемента ИЛИ и являет" ся вторым выходом выборки блока арбитра внутренней магистрали, инверсный выход второго триггера соединен с инверсным входом втброго элемента

И, выход которого является вторым выходом готовности блока арбитра внутренней магистрали, вход синхронизации блока арбитра внутренней магистрали подключен к первому входу третьего элемента И, к С-входу четвертого триггера и через второй элемент НЕ-к С-входу третьего триггера, выход которого соединен с I-входом четвертого триггера и является первым выходом разрешения блока арбитра внутренней магистрали, вторрй выход разрешения которого подключен к прямому выходу четвертого триггера, инверсный выход которого соединен с

К-входом третьего триггера и с вторым входом третьего элемента И, второй вход внутреннего запроса блока арбитра внутренней магистрали подключен к

D-входу второго триггера и к четвертому входу элемента 2И-ИЛИ-НЕ, выход которого соединен с К-входом четвертого триггера, выход третьего элемента ИЛИ соединен с первым входом четвертого элемента И и является выходом запроса блока арбитра внутренней магистрали, вход разрешения доступа которого подключен к второму входу четвертого элемента И, выход которого соединен с Х-входом третьего триг-, гера.

1417651

14 765!

Работа И/7У

Работа ptn1 ачало

0 ращеное по нуле оку аоре.су к покальиому пзу

Зстаио umph оифорн. на локальных шинах 23 22 25

УВВ бонеисл.

ЯУ

m.P9g 0

° а

ТЕИС Н Р ресурсамо

Реалиоция мокропроер. ание

Hem

0 ен с ресурсаии онеш. Маеослраль

Ос тано

ИЩ

СНЕЯ26,ОСА?ИОО" МИ

Ооро omta оиных

Рроерамма

Фаемслш

9 èã. Ф

d (20

t t2)

5, 25 (19, W (NJ (фи) Начальная усилено ка оное а э решем ?

HN!

Аа аз решен?

8о оннь е иупнь нет

УС" ИО, u d МОИО "d Q2 соо тльный раком Оитгрию е реб. Йл осоиж4л 2

1411651

Составитель Д.Ванюхин

1Редактор Н.Каменская. Техред А.Кравчук

Корректор А Обручар

Заказ 3052 Тираж 413 Подписное

ВИИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Москва, Ж-35, Раушская наб., д. 4/5

П оиэводственно-полиграфическое предприятие, r. p, у

r Ужго од ул. Проектная, 4 р